JPS6194428A - エラ−検出回路 - Google Patents
エラ−検出回路Info
- Publication number
- JPS6194428A JPS6194428A JP21562884A JP21562884A JPS6194428A JP S6194428 A JPS6194428 A JP S6194428A JP 21562884 A JP21562884 A JP 21562884A JP 21562884 A JP21562884 A JP 21562884A JP S6194428 A JPS6194428 A JP S6194428A
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- JP
- Japan
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- rds
- integrator
- bit
- error
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 26
- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 238000007689 inspection Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/245—Testing correct operation by using the properties of transmission codes
- H04L1/246—Testing correct operation by using the properties of transmission codes two-level transmission codes, e.g. binary
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送装置等で伝送路エラーを監視
するために受信部に設けられるエラー検出回路に関し、
特に後述のｍＢｎＢ符号を使用したディジタル伝送装置
において、符号列の直流分の和（Ｒｕｎｎｉｎｇ Ｄｉ
ｇｉｔａｌ Ｓｕｍ、 以下、［ＲＤＳ Ｊと略す。
するために受信部に設けられるエラー検出回路に関し、
特に後述のｍＢｎＢ符号を使用したディジタル伝送装置
において、符号列の直流分の和（Ｒｕｎｎｉｎｇ Ｄｉ
ｇｉｔａｌ Ｓｕｍ、 以下、［ＲＤＳ Ｊと略す。
）をカウントすることにより、ＲＤＳが入力信号の符号
列の構成によって定められ・る範囲内にあるか否かを判
定することにより、入力信号のエラーを検出するエラー
検出回路に関する。
列の構成によって定められ・る範囲内にあるか否かを判
定することにより、入力信号のエラーを検出するエラー
検出回路に関する。
まず、前述のｍＢｎＢ符号について説明する。この符号
は、情報ｍビットとこれに続く１ビットの合計ｎビット
の符号であって、符号「１」と符号「０」とが同程度の
割合で出現し符号ｒｌＪが極端に多く継続したり符号「
０」が極端に多く継続したりすることのないように構成
された符号である。
は、情報ｍビットとこれに続く１ビットの合計ｎビット
の符号であって、符号「１」と符号「０」とが同程度の
割合で出現し符号ｒｌＪが極端に多く継続したり符号「
０」が極端に多く継続したりすることのないように構成
された符号である。
たとえば、９ＢＩＯＢ符号を使用したディジタル装置の
場合、符号「１」を＋０．５とし符号「釦を−０，６と
毛てＲＤＳを求めたとき、ＲＤＳは−２，５〜＋２．５
の範囲内にある。従って、ＲＤＳがこの範囲外になった
とぎは、入力信号のエラーどして検出することができる
。
場合、符号「１」を＋０．５とし符号「釦を−０，６と
毛てＲＤＳを求めたとき、ＲＤＳは−２，５〜＋２．５
の範囲内にある。従って、ＲＤＳがこの範囲外になった
とぎは、入力信号のエラーどして検出することができる
。
従来、この種のエラー検出回路は、例えば第２図に示す
ように、ＲＤＳを求めるＲＤＳ積算器２と、ＲＤＳエラ
ー検出部８とで構成されている。
ように、ＲＤＳを求めるＲＤＳ積算器２と、ＲＤＳエラ
ー検出部８とで構成されている。
ＲＤＳ積算器２では、入力信号１の符号列の直流分を、
順次積算し、ＲＤＳを求める。信号線６は、この順次積
算していくためのフィードバック線である。ＲＤＳエラ
ー検出部８はそのカウントされたＲＤＳが所定の正常な
範囲内にあるかどうかを判断し、正常な範囲内にあると
きはそのままとし、範囲外のときはエラーパルス４を送
出する。ＲＤＳエラー検出部８からＲＤＳ ａ算器２へ
信号を送る信号線７は、ＲＤＳが一度正常範囲をこえた
とき、このこえた境界値のＲＤＳをそのままとしないで
、エラーパルス４が送出されると同時にＲＤＳを境界値
にまで戻す動作をするための信号線である。
順次積算し、ＲＤＳを求める。信号線６は、この順次積
算していくためのフィードバック線である。ＲＤＳエラ
ー検出部８はそのカウントされたＲＤＳが所定の正常な
範囲内にあるかどうかを判断し、正常な範囲内にあると
きはそのままとし、範囲外のときはエラーパルス４を送
出する。ＲＤＳエラー検出部８からＲＤＳ ａ算器２へ
信号を送る信号線７は、ＲＤＳが一度正常範囲をこえた
とき、このこえた境界値のＲＤＳをそのままとしないで
、エラーパルス４が送出されると同時にＲＤＳを境界値
にまで戻す動作をするための信号線である。
このようなエラー検出回路は、低速ビットレイト（５０
Ｍｂ／ｓ 程度以下）では遅延量が問題とならないが
、１００ Ｍｂ／ｓ程度の高速ビットレイトになると、
遅延量が１タイムスロツトの周期を越え回路が実現不能
となる。これ以上の高速のＩＣではカクンターなどＭＳ
Ｉ（中規模集積回路）が供給されておらず、ゲートを組
合せての回路実現は、かえって複雑になってしまう。
Ｍｂ／ｓ 程度以下）では遅延量が問題とならないが
、１００ Ｍｂ／ｓ程度の高速ビットレイトになると、
遅延量が１タイムスロツトの周期を越え回路が実現不能
となる。これ以上の高速のＩＣではカクンターなどＭＳ
Ｉ（中規模集積回路）が供給されておらず、ゲートを組
合せての回路実現は、かえって複雑になってしまう。
上述した従来のエラー検出回路は、１００ Ｍｂ／ｓ程
度の高速度で伝送しようとする場合に、遅延量が１タイ
ムスロツトの周期をこえるので、回路の実現ができない
という欠点がある。
度の高速度で伝送しようとする場合に、遅延量が１タイ
ムスロツトの周期をこえるので、回路の実現ができない
という欠点がある。
本発明の目的は、例えば５０ Ｍｂ／ｓをこえる高速の
伝送速度で入力するディジタル信号に対しても、ＭＳＩ
を使用して簡単な回路で実現できるエラー検出回路を提
供することである。
伝送速度で入力するディジタル信号に対しても、ＭＳＩ
を使用して簡単な回路で実現できるエラー検出回路を提
供することである。
本発明によるエラー検出回路は、従来のエラー検出回路
におけるＲＤＳ積算器の入力側に、入力信号の符号列の
２ビットずつについての直流分の和をカウントする２ビ
ット積算器を有する。
におけるＲＤＳ積算器の入力側に、入力信号の符号列の
２ビットずつについての直流分の和をカウントする２ビ
ット積算器を有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明によるエラー検出回路の一実施例を示
すブロック図で２ビット積算器５と、ＲＤＳ積算器２と
、ＲＤＳエラー検出部８からなる。
すブロック図で２ビット積算器５と、ＲＤＳ積算器２と
、ＲＤＳエラー検出部８からなる。
２ビット積算器５は、入力信号１の符号列を２ピツトス
つ区切り、その２ビットずつについての直流分の積算を
行なう。
つ区切り、その２ビットずつについての直流分の積算を
行なう。
つぎに、ＲＤＳ積算器２では、２ビット積算器５での２
ビットごとの積算値をさらに順次積算することにより入
力信号１のＲＤＳを求める。信号線６は、この順次カウ
ントしていくだめのフィードバック線である。
ビットごとの積算値をさらに順次積算することにより入
力信号１のＲＤＳを求める。信号線６は、この順次カウ
ントしていくだめのフィードバック線である。
さらに、ＲＤＳエラー検出部８では、このように２ビッ
トずつまとめて積算したＲＤＳが正常な範囲内゛にある
かどうかを判断し、範囲外のときはエラーパルス４を送
出する。信号線７はエラー出力となってエラーパルス４
が送出されたとき、これと同時にＲＤＳを境界値にまで
戻すための信号線である。
トずつまとめて積算したＲＤＳが正常な範囲内゛にある
かどうかを判断し、範囲外のときはエラーパルス４を送
出する。信号線７はエラー出力となってエラーパルス４
が送出されたとき、これと同時にＲＤＳを境界値にまで
戻すための信号線である。
つぎに、信号線８０機能を説明する。たとえば入力信号
が９Ｂ１０Ｂ信号であってＲＤＳが境界値＋２．５に達
して、その次の入力信号の２ビットが［１，ＯＪである
場合に、エラー検出部８は、信号線８からのこの［１，
ＯＪであるという情報を２ビット積算器５から受信する
のでエラーがあることを検出できる。信号線８を経由し
ての情報によってＲＤＳエラー検出部８がエラーがない
という誤った判断をすることになるのを防ぐことができ
る。
が９Ｂ１０Ｂ信号であってＲＤＳが境界値＋２．５に達
して、その次の入力信号の２ビットが［１，ＯＪである
場合に、エラー検出部８は、信号線８からのこの［１，
ＯＪであるという情報を２ビット積算器５から受信する
のでエラーがあることを検出できる。信号線８を経由し
ての情報によってＲＤＳエラー検出部８がエラーがない
という誤った判断をすることになるのを防ぐことができ
る。
以上説明したように本発明によれば、２ビットずつまと
めて処理するために、データの速度が半分で済み、２倍
の遅延量が許されることになる。
めて処理するために、データの速度が半分で済み、２倍
の遅延量が許されることになる。
このため、１００ Ｍｂ／ｓ程度の高速なものについて
も、遅延量が１タイムスロツトの周期未満となり、ＭＳ
Ｉを使用した簡単な回路によりエラー検出回路を実現で
きる。
も、遅延量が１タイムスロツトの周期未満となり、ＭＳ
Ｉを使用した簡単な回路によりエラー検出回路を実現で
きる。
２ビットａ算器５の入力側にさらに２ビット積算器を接
続することにより、ＺＯＯＭｂ／ｓ程度の伝送速度で入
力する信号のエラーを検出できる。
続することにより、ＺＯＯＭｂ／ｓ程度の伝送速度で入
力する信号のエラーを検出できる。
本発明のエラー検出回路により、例えば５０Ｍｂ／ｓを
こえる高速の伝送速度で入力するディジタル信号のエラ
ーの検出を、ＭＳＩを使用した簡単な回路により実現で
きる効果がある。
こえる高速の伝送速度で入力するディジタル信号のエラ
ーの検出を、ＭＳＩを使用した簡単な回路により実現で
きる効果がある。
第１図は、本発明によるエラー検出回路の一実施例を示
すブロック図、第２図は、エラー検出回路の従来例を示
すブロック図である。 ■・・・・・・入力信号、 ２・・・・・・ＲＤＳ
積算器。 ８・・・・・・ＲＤＳエラー検出部、 ４・・・・・・
エラーパルス出力。 ５・・・・・・２ピツト積算器。 第１図 第２図
すブロック図、第２図は、エラー検出回路の従来例を示
すブロック図である。 ■・・・・・・入力信号、 ２・・・・・・ＲＤＳ
積算器。 ８・・・・・・ＲＤＳエラー検出部、 ４・・・・・・
エラーパルス出力。 ５・・・・・・２ピツト積算器。 第１図 第２図
Claims (1)
- ディジタル伝送装置の受信部に設けられ、入力信号の符
号列の直流分を順次カウントしてその和を求める積算器
と、該直流分の和が入力信号の符号列の構成によつて定
められる正常値の範囲内にあるか否かを判定して受信し
た入力信号のエラーを検出するエラー検出部からなるエ
ラー検出回路において、前記積算器の入力側に、入力信
号の符号列の２ビットずつについての直流分の和をカウ
ントする２ビット積算器を備えることを特徴とするエラ
ー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21562884A JPS6194428A (ja) | 1984-10-15 | 1984-10-15 | エラ−検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21562884A JPS6194428A (ja) | 1984-10-15 | 1984-10-15 | エラ−検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194428A true JPS6194428A (ja) | 1986-05-13 |
Family
ID=16675548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21562884A Pending JPS6194428A (ja) | 1984-10-15 | 1984-10-15 | エラ−検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011041107A (ja) * | 2009-08-14 | 2011-02-24 | Anritsu Corp | 移動体通信用デバイス試験システム及び試験方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171859A (en) * | 1981-04-16 | 1982-10-22 | Fujitsu Ltd | Code error detecting system |
-
1984
- 1984-10-15 JP JP21562884A patent/JPS6194428A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171859A (en) * | 1981-04-16 | 1982-10-22 | Fujitsu Ltd | Code error detecting system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011041107A (ja) * | 2009-08-14 | 2011-02-24 | Anritsu Corp | 移動体通信用デバイス試験システム及び試験方法 |
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