JPS6196832A - Ｄ−ａ変換器 - Google Patents
Ｄ−ａ変換器Info
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- JPS6196832A JPS6196832A JP21887684A JP21887684A JPS6196832A JP S6196832 A JPS6196832 A JP S6196832A JP 21887684 A JP21887684 A JP 21887684A JP 21887684 A JP21887684 A JP 21887684A JP S6196832 A JPS6196832 A JP S6196832A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔重来上の利用分封〕
この発明にディジタル信号をアナログ信号に変換するＤ
−Ａ変換器に関するものでめる。
−Ａ変換器に関するものでめる。
ｍ５図は従来のにしご形Ｄ−Ａ変侠益の構成を示す（ロ
）路図で、抵抗値が只の抵抗（以下抵抗Ｒと言う）およ
び抵抗１直が２Ｒの抵抗（以下抵抗２Ｒと言う）の２種
類でなる抵抗１ｇ回路網（υと、Ｎ個の切換形のアナロ
グスイッチ８０〜５Ｎ−１′″Ｃなるスイッチ回路（２
）とで構成され、抵抗（９）路網（１）工９導出されｆ
ｃｌｌに、圧端子（８）に基準゛電圧Ｖｆ印刀０する一
万、レジスタ（５）［Ｈｔ憶されたディジタル信号の各
ディジットｄ０〜ｄＮ−エがそれぞれ「１」か「０」か
によってアナログスイッチＳ０〜５Ｎ−２の切侠片七図
面の右側ρ為左１１１Ｉｌ力島に依絖することｌＣ工っ
て一流一子（４）からディジタル１ｇ号に応じたアナロ
グ域流工が出力される。この場会、基準電圧Ｖと竜流工
とは次式の関係にある。
）路図で、抵抗値が只の抵抗（以下抵抗Ｒと言う）およ
び抵抗１直が２Ｒの抵抗（以下抵抗２Ｒと言う）の２種
類でなる抵抗１ｇ回路網（υと、Ｎ個の切換形のアナロ
グスイッチ８０〜５Ｎ−１′″Ｃなるスイッチ回路（２
）とで構成され、抵抗（９）路網（１）工９導出されｆ
ｃｌｌに、圧端子（８）に基準゛電圧Ｖｆ印刀０する一
万、レジスタ（５）［Ｈｔ憶されたディジタル信号の各
ディジットｄ０〜ｄＮ−エがそれぞれ「１」か「０」か
によってアナログスイッチＳ０〜５Ｎ−２の切侠片七図
面の右側ρ為左１１１Ｉｌ力島に依絖することｌＣ工っ
て一流一子（４）からディジタル１ｇ号に応じたアナロ
グ域流工が出力される。この場会、基準電圧Ｖと竜流工
とは次式の関係にある。
ただし Ｎ：Ｄ−Ａ変換器のピント数
ｄｉ：ｒｌＪか「０」かのディジタル指金である。
ここで、レジスタの最上位ビットのディジットｄＮ−１
のみがｌ−Ｉ Ｊで、他のビットのディジットｄ、、〜
ｄ０が全て「Ｏ」であるときＶＣは、アナログスイッチ
八−０の切換片は図面の右側の端子に従続され、個のア
ナログスイッチ５Ｎ−２〜ｓｏホ全て図面の左側の端子
に接続される。このとき′一流端子（４）から次式に示
す屯苑が出力される。
のみがｌ−Ｉ Ｊで、他のビットのディジットｄ、、〜
ｄ０が全て「Ｏ」であるときＶＣは、アナログスイッチ
八−０の切換片は図面の右側の端子に従続され、個のア
ナログスイッチ５Ｎ−２〜ｓｏホ全て図面の左側の端子
に接続される。このとき′一流端子（４）から次式に示
す屯苑が出力される。
■
工 ＝ □
・・拳 （２）Ｒ 以下、同様にして「１」となるディジットの他のアナロ
グスイッチｔ−図面の右側の端子ＫｍｉしたときＶＣは
周昶の成畝式で一流端子（４＋の出力′亀流工を訂具し
得、これによって（１）式の如く一酸化することができ
る。
・・拳 （２）Ｒ 以下、同様にして「１」となるディジットの他のアナロ
グスイッチｔ−図面の右側の端子ＫｍｉしたときＶＣは
周昶の成畝式で一流端子（４＋の出力′亀流工を訂具し
得、これによって（１）式の如く一酸化することができ
る。
次に、弗６図は従来の他のＤ−Ａ変換器の剣成を示す回
路図で、アナログスイッチＳの一方の切換端子は余地さ
れ、他方の切換端子は抵抗Ｒ２工びコンデンＣＬｖＫ列
口路金ブｒして接地される一方、アナログスイッチＳの
共通端子ＶＣに抵抗Ｒ全弁じて是縛屯圧Ｖが印加され、
抵抗Ｒｊｉｉ−よびコンデンサＣｌ７）相互接合点に接
続され′ｆＣ，端子（４ａ勿）ら゛蹴圧侶号 ｖＡを取
り出す副成になっている。ところで、この第６図中のア
ナログスイッチＳは、テイジタル信号全パルス幅変調し
た信号Ｐが「１」である時間だけ、その切換片が図面の
右側の切換端子に接続される。
路図で、アナログスイッチＳの一方の切換端子は余地さ
れ、他方の切換端子は抵抗Ｒ２工びコンデンＣＬｖＫ列
口路金ブｒして接地される一方、アナログスイッチＳの
共通端子ＶＣに抵抗Ｒ全弁じて是縛屯圧Ｖが印加され、
抵抗Ｒｊｉｉ−よびコンデンサＣｌ７）相互接合点に接
続され′ｆＣ，端子（４ａ勿）ら゛蹴圧侶号 ｖＡを取
り出す副成になっている。ところで、この第６図中のア
ナログスイッチＳは、テイジタル信号全パルス幅変調し
た信号Ｐが「１」である時間だけ、その切換片が図面の
右側の切換端子に接続される。
しかして、第７図に示す工うに、変換時間 Ｔｓ毎にパ
ルス幅変調信号Ｐが刃口見られたとき、パルス幅に対応
したアナログ電圧ｖＡが得られる。
ルス幅変調信号Ｐが刃口見られたとき、パルス幅に対応
したアナログ電圧ｖＡが得られる。
上記の工うｌ従来のＤ−Ａ変換器のりち、第５図に示し
九にしご形のものに分解能上面めゐＶＣ従って者しくコ
スト高を招くという問題点がめった。
九にしご形のものに分解能上面めゐＶＣ従って者しくコ
スト高を招くという問題点がめった。
′！た、第６図に示したパルス嘱変調全応用したものは
、重みが最も小ざい最下位のピットのパルス幅全Δｔと
したとき、ＮヒントのＤＡｉ侯器にあっては、変換時間
Ｔ としてΔｔ・（２Ｎ−１）たけ見込まなければなら
ず、両速動作にに不向きであるばかＶか、時定歓の大き
な低域フィルタを必要ＶＣなりやはクコスト高を招くと
いう問題点があった。
、重みが最も小ざい最下位のピットのパルス幅全Δｔと
したとき、ＮヒントのＤＡｉ侯器にあっては、変換時間
Ｔ としてΔｔ・（２Ｎ−１）たけ見込まなければなら
ず、両速動作にに不向きであるばかＶか、時定歓の大き
な低域フィルタを必要ＶＣなりやはクコスト高を招くと
いう問題点があった。
この発明にか〃λる問題点を解決丁ゐためになされたも
ので、高分解能を有し、且つ、高速Ａｎ作を可能とする
価格的にも低廉なり−Ａ変侠器の提供を目的とする。
ので、高分解能を有し、且つ、高速Ａｎ作を可能とする
価格的にも低廉なり−Ａ変侠器の提供を目的とする。
この発明に係るＤ−Ａ変換器に、Ｍ＋Ｎピットのテイジ
タル侶号を入力するとき、上位Ｎピット分は「１」とな
るディジットの重みの棧に対応した大きさの一流１ｇ号
全出力するはしご形質換部で狗成し、下位Ｍビット分に
「１」となるディジットの電みの和に対応した時間幅の
パルス幅変調信号全出力するパルスｌ唱友侠都で１寝成
したものである。
タル侶号を入力するとき、上位Ｎピット分は「１」とな
るディジットの重みの棧に対応した大きさの一流１ｇ号
全出力するはしご形質換部で狗成し、下位Ｍビット分に
「１」となるディジットの電みの和に対応した時間幅の
パルス幅変調信号全出力するパルスｌ唱友侠都で１寝成
したものである。
この発明に２いては、はしご形質換部の電流信号と、パ
ルレス幅変侠部の電流信号を刃口與してＭ十Ｎピントの
ディジタル信号に対応したアナログ信号を得る。
ルレス幅変侠部の電流信号を刃口與してＭ十Ｎピントの
ディジタル信号に対応したアナログ信号を得る。
第１図はこの発明の一夷漣？Ｕの′＠成を示すＬｇ回路
図で、第５図と同一の符号を付したものにそれぞれ向−
または相轟部分を示している。そして第５図に示すはし
ご形のＤ−Ａ変換器（本発明Ｔ：はくしご形質換部と称
する）の他に、パルス幅変侯部（６）ヲ付沸した点が第
５図と異っている。
図で、第５図と同一の符号を付したものにそれぞれ向−
または相轟部分を示している。そして第５図に示すはし
ご形のＤ−Ａ変換器（本発明Ｔ：はくしご形質換部と称
する）の他に、パルス幅変侯部（６）ヲ付沸した点が第
５図と異っている。
ここで、パルス幅父換部（６） Ｂ 、一方の切換端子
が接地され、他方の切換端子が成流溺子（４１に接続さ
れ、さらに、共通端子が抵抗ｒｔ−弁して電圧端子（８
）に接続されたアナログスイッチ ＳＰと、発振器（７
）の信号を分周してレジスタ（５）の下位Ｎピントのう
ち、「１」になるテ１ジットの重みの相に対応した時間
幅のパルス１６号ＶＣ−工ってアナログスイッチ ５Ｐ
ｉ９１侯渋枕するパルス幅変換器（８）と全備えている
。
が接地され、他方の切換端子が成流溺子（４１に接続さ
れ、さらに、共通端子が抵抗ｒｔ−弁して電圧端子（８
）に接続されたアナログスイッチ ＳＰと、発振器（７
）の信号を分周してレジスタ（５）の下位Ｎピントのう
ち、「１」になるテ１ジットの重みの相に対応した時間
幅のパルス１６号ＶＣ−工ってアナログスイッチ ５Ｐ
ｉ９１侯渋枕するパルス幅変換器（８）と全備えている
。
この兜１図ｆＣ２いて、レジスタ（δ）ｆｉＭ ＋ Ｎ
ピントのテイジタル情報會コα１＝して２り、上位Ｎビ
ットの情報を従来装置として説明したにしご形変法部Ｖ
ｒ−加え、下位Ｎピントの情緒をパルス幅変侠都（６）
Ｋ刃口えている。
ピントのテイジタル情報會コα１＝して２り、上位Ｎビ
ットの情報を従来装置として説明したにしご形変法部Ｖ
ｒ−加え、下位Ｎピントの情緒をパルス幅変侠都（６）
Ｋ刃口えている。
このうち、パルス幅袈侠部（６）は、「１」となる各デ
ィジットのそれぞれの重みの和に対応しｆｃ時間アナロ
グスインテ ＳＰ全図面の石側の切換端子に接続するの
で、基準′磁圧Ｖを抵抗ｒで除し′ｆｃ篭光がその時間
だけ流れる。
ィジットのそれぞれの重みの和に対応しｆｃ時間アナロ
グスインテ ＳＰ全図面の石側の切換端子に接続するの
で、基準′磁圧Ｖを抵抗ｒで除し′ｆｃ篭光がその時間
だけ流れる。
かくして、電流端子（４１１Ｃは「１」となるデ１ジッ
トの重みの和に対応した大きさをＭする上位Ｎビット分
の１訛信号と、１１」となるディジツトの重みのＭＪに
対応し友パルス幅全Ｍ″Ｔる下位Ｍピット分の゛ｆ４流
１−号との和の電流が訛れゐ。
トの重みの和に対応した大きさをＭする上位Ｎビット分
の１訛信号と、１１」となるディジツトの重みのＭＪに
対応し友パルス幅全Ｍ″Ｔる下位Ｍピット分の゛ｆ４流
１−号との和の電流が訛れゐ。
第２１は下位のビン）４２Ｍｔ−２とした場合の、パル
ス鴨変換器（８）の詳細な構成を示す回路図で、通切な
周期の短形１８勺全潜心ために見振器（７２の出力を分
周する分局回路α刀と、この分周回路（２）の出力音さ
らに１７２分周するもう一つの分周回路（輿と、これら
の分局回路の両出力の論理積ｔとる＋ＮＤ旦路ｔ１ａｌ
と、この＋ＮＤ回路の出力上反転するＮ０ＴＬ！２１路
α旬と、４個のデータ人力端子と２個の選択端子に！
し、 このうち、データ人力端子（０／りが接地され
、データ入力端子（１／す、（２／す、（、，５／４）
にそれぞれ＋ＮＤ口細叫、分局回路（１匂、ＮＯＴ回路
Ｑ句の出力が加えられ、さらに、選択端子Ａにレジスタ
（６）の最下位ヒツト情報が１１選択端端子に最下位か
ら２番目のビット１−ｉ１報がそれぞれ刃口見られ心セ
レクタ（１５）とで構成されている。
ス鴨変換器（８）の詳細な構成を示す回路図で、通切な
周期の短形１８勺全潜心ために見振器（７２の出力を分
周する分局回路α刀と、この分周回路（２）の出力音さ
らに１７２分周するもう一つの分周回路（輿と、これら
の分局回路の両出力の論理積ｔとる＋ＮＤ旦路ｔ１ａｌ
と、この＋ＮＤ回路の出力上反転するＮ０ＴＬ！２１路
α旬と、４個のデータ人力端子と２個の選択端子に！
し、 このうち、データ人力端子（０／りが接地され
、データ入力端子（１／す、（２／す、（、，５／４）
にそれぞれ＋ＮＤ口細叫、分局回路（１匂、ＮＯＴ回路
Ｑ句の出力が加えられ、さらに、選択端子Ａにレジスタ
（６）の最下位ヒツト情報が１１選択端端子に最下位か
ら２番目のビット１−ｉ１報がそれぞれ刃口見られ心セ
レクタ（１５）とで構成されている。
ここで、分局回路（２）から５３図μ）に示すようにデ
ユーティ比が１／２の矩形波１Ｍ号Ｃ６が出力てれると
、分周回路（農からは第３図（１）Ｊに示すパルス幅が
２倍でチューティ比が１／２の矩形彼倍′＠Ｃ□が出力
される。したがって、セレクタＩＢＭ）のデータ人力端
子（１／す、（２／す、 （３／４ ）にはそれぞれ第
３１図（Ｃ）。
ユーティ比が１／２の矩形波１Ｍ号Ｃ６が出力てれると
、分周回路（農からは第３図（１）Ｊに示すパルス幅が
２倍でチューティ比が１／２の矩形彼倍′＠Ｃ□が出力
される。したがって、セレクタＩＢＭ）のデータ人力端
子（１／す、（２／す、 （３／４ ）にはそれぞれ第
３１図（Ｃ）。
（ｄｌ ｔ （ｅ）に示す工うに一足の周期を有し、チ
ューティ比が１／４．２／４．３／４の矩形波侶−１９
Ｐよ、 Ｐ２． Ｐ、 ’が加えられ、選択端子Ａ、Ｂ
Ｖｃ加えられる信号に応じたパルス１＠の信号がセレク
タから出力される。
ューティ比が１／４．２／４．３／４の矩形波侶−１９
Ｐよ、 Ｐ２． Ｐ、 ’が加えられ、選択端子Ａ、Ｂ
Ｖｃ加えられる信号に応じたパルス１＠の信号がセレク
タから出力される。
な２この場曾、アナログスづツテＳＰにＲｔ′Ｌる’Ｑ
Ｌ 眞（！： 、アナログスイッチＳ。に流れる′４流
とを等しくするには抵抗ｒを俗式のように選べは工い。
Ｌ 眞（！： 、アナログスイッチＳ。に流れる′４流
とを等しくするには抵抗ｒを俗式のように選べは工い。
ｒ ＝２ Ｎ” ” ” Ｒ＠＠＠ （８１第４因は抵
抗ｒｔ″（８）式のように選定し′ｆＣ場曾のはしご形
質換部の電流 工、の変化と、パルス＠髪侠都の４流
工□の変化の状態を示し友ものでるる。
抗ｒｔ″（８）式のように選定し′ｆＣ場曾のはしご形
質換部の電流 工、の変化と、パルス＠髪侠都の４流
工□の変化の状態を示し友ものでるる。
丁なわち、最下位のヒントから３晋目に位置するアナロ
グスイッチＳ。（第１図ンをオン、オフし丸とき４流変
化分がΔ工であると、改下位２工び成下位から２金目の
ピットの情報に応じて（Δ工ＸＯ／４）。
グスイッチＳ。（第１図ンをオン、オフし丸とき４流変
化分がΔ工であると、改下位２工び成下位から２金目の
ピットの情報に応じて（Δ工ＸＯ／４）。
（Δｘｘ１／４）、（ΔＩＸ２／４ ） ＃ （Δ工区
６／４沖颯流値を７ＪＩｌ算することができる。
６／４沖颯流値を７ＪＩｌ算することができる。
な２．上Δピ夷軸例でにアナログスイッチとして機械的
な鎖点を有するものについて説明したが、こｎらはトラ
ンジスタ寺の無艦点スイッチで祷成丁ゐ一曾が多い。
な鎖点を有するものについて説明したが、こｎらはトラ
ンジスタ寺の無艦点スイッチで祷成丁ゐ一曾が多い。
また、上８ご実施例でに２ピツトの／＜ ）レス幅賀換
鄭について説明したが３ピツト以上のノくルス暢変俟ｓ
？！″も容易に栴成し侍ゐことに勿論である。
鄭について説明したが３ピツト以上のノくルス暢変俟ｓ
？！″も容易に栴成し侍ゐことに勿論である。
以上の工うにこの発明に工れば、Ｍ＋ＮビットのＤ−Ａ
変換器に２いて「１」となるディジツトの重みの和ＶＣ
対応した大きさの′社流借号を出力する上位Ｎヒツト分
のにしご形質換地と、「１」となるデ１ジットの菫みの
和に対応した時間幅上Ｍするパルス磁流１６−＠を出力
すると共に、このノくルス′醸光信号′ｔ−はしご形に
法部の″亀苑堡号に刃口昇する下位Ｍビット分のパルス
幅変換部とを備えているので、この変換器の全てをはし
ご形″′Ｃ輛成すゐ場合に比べて著しく安価なもの全便
用し得、しかも、安価な割には高分解能で、尚迷動作も
行なわせ得るという効果が得られ心。
変換器に２いて「１」となるディジツトの重みの和ＶＣ
対応した大きさの′社流借号を出力する上位Ｎヒツト分
のにしご形質換地と、「１」となるデ１ジットの菫みの
和に対応した時間幅上Ｍするパルス磁流１６−＠を出力
すると共に、このノくルス′醸光信号′ｔ−はしご形に
法部の″亀苑堡号に刃口昇する下位Ｍビット分のパルス
幅変換部とを備えているので、この変換器の全てをはし
ご形″′Ｃ輛成すゐ場合に比べて著しく安価なもの全便
用し得、しかも、安価な割には高分解能で、尚迷動作も
行なわせ得るという効果が得られ心。
第１図は本発明の一実施例を示す１ｊ１２１路図、第２
凶に同実施例の要部の詳細な構成を示すブロック
−図、第６図２工び第４図に向災施ψ１ｊの劾咋軌明図
、第５図は従来＃ｉ装置の構成を示す回路図、第６図に
もう一つ他の従来装置の検収を示す回路図、第７図はこ
の従来装置の１ｘＩＪ咋胱明図である。 （１）：抵抗口錯網 （２）ニス１ンチＬｇｌ路（
３）：甑圧端子 （４）：゛祇元−子（δ）：レ
ジスタ （５） ： パルス幅変換部な２、各図
中同一符号に同一１九に相轟部分を示す。 代理人 大 岩 踊 雄 第１図 １、主因↑几回Ｓ各＃同 ２、スイ１子回工各 ６、パルス巾晶変↑灸合ｐ 第２図 、６ 第３図 第４図 第５図
凶に同実施例の要部の詳細な構成を示すブロック
−図、第６図２工び第４図に向災施ψ１ｊの劾咋軌明図
、第５図は従来＃ｉ装置の構成を示す回路図、第６図に
もう一つ他の従来装置の検収を示す回路図、第７図はこ
の従来装置の１ｘＩＪ咋胱明図である。 （１）：抵抗口錯網 （２）ニス１ンチＬｇｌ路（
３）：甑圧端子 （４）：゛祇元−子（δ）：レ
ジスタ （５） ： パルス幅変換部な２、各図
中同一符号に同一１九に相轟部分を示す。 代理人 大 岩 踊 雄 第１図 １、主因↑几回Ｓ各＃同 ２、スイ１子回工各 ６、パルス巾晶変↑灸合ｐ 第２図 、６ 第３図 第４図 第５図
Claims (1)
- Ｍ、Ｎをそれぞれ正の整数とするＭ＋ＮビットのＤ−Ａ
変換器において、ディジタル信号が「１」となるディジ
ットの重みの和に対応した大きさの電流信号を出力する
上位Ｎビット分のはしご形変換部と、ディジタル信号が
「１」となるディジットの重みの和に対応した時間幅を
有するパルス電流信号を出力すると共に、このパルス電
流信号を前記はしご形変換部の電流信号に加算する下位
Ｍビット分のパルス幅変換部とを具備したことを特徴と
するＤ−Ａ変換部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21887684A JPS6196832A (ja) | 1984-10-18 | 1984-10-18 | Ｄ−ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21887684A JPS6196832A (ja) | 1984-10-18 | 1984-10-18 | Ｄ−ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196832A true JPS6196832A (ja) | 1986-05-15 |
Family
ID=16726687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21887684A Pending JPS6196832A (ja) | 1984-10-18 | 1984-10-18 | Ｄ−ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774639A (ja) * | 1990-03-26 | 1995-03-17 | Burr Brown Corp | 補間式デジタル／アナログ変換器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
| JPS5723321A (en) * | 1980-07-17 | 1982-02-06 | Sanyo Electric Co Ltd | Digital-to-analog converter |
-
1984
- 1984-10-18 JP JP21887684A patent/JPS6196832A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5610738A (en) * | 1979-07-09 | 1981-02-03 | Yokogawa Hokushin Electric Corp | Digital-to-analog converter |
| JPS5723321A (en) * | 1980-07-17 | 1982-02-06 | Sanyo Electric Co Ltd | Digital-to-analog converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774639A (ja) * | 1990-03-26 | 1995-03-17 | Burr Brown Corp | 補間式デジタル／アナログ変換器 |
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