JPS6197768A - メモリアドレス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報処理ンステム等の出力装置として使用さ
れる印刷装置あるいは表示装ｊ＃等（以下印刷装置と称
す）のメそリアドレス本式に関するものである。

第１図はこの種の印刷装置等における従来のメモリアド
レス方式の構成を示すブロック図で、１は第１メモリ、
２は第２メモリ、３及び４はアドレス制御回路、６は中
央処理装置（以下０ＰＵＩ称す）である。

０ＰＵ５はアドレス制御回路３へ２次元のデータのＸＯ
値人と、アドレス制御回路３からアドレス信号Ｂｉ出力
させるためのアドレス基本信号りと、起動信号Ｐと、終
了指示信号Ｇｔ−送出し、他方アドレス制御回路４へ、
アドレス信号０金出力させるためのアドレス基本信号Ｅ
を送出する。

なお、アドレス制御回路８はアドレス制御回路４に含ま
せても差し支えないが、ここでは理解を容易にする几め
アドレス制御回路３とアト１／ス制御回路４を独立して
茨示した。

さて、Ｗ、１メモリ１から第２メモリ２ヘデータを転送
させる起動信号Ｖをアドレス制御回路３が０ＰＵ５から
受けると、アドレス制御回路３はＸ方向のデータ転送が
終了するとその終了指示信号Ｇｔ−ＯＰＵ５へ送出する
。

この従来方式は０ＰＵ５が終了指示信号Ｇに基づいて第
２メモリ２の次のＹ方向の起点となるアドレス基本信号
Ｅｆ：与えなければならずアドレス制御回路４へ終了指
示信号Ｇが与えられるごとに次のＹ方向の起点となるア
ドレス基本信号１ｉｌｔ−計算する必要があり膨大な時
間がかかるという欠点があった。

そこで本発明は第１メモリから第２メモリへデータを転
送するのに多大な時間を要することなく転送させること
のできるメモリアドレス方式を提供しようとするもので
ある。

即ち、本発明は鮮１と第２の２つのメモリと、前記第１
メモリに記憶した横方向Ｘ１縦方向Ｙの２次元の内容を
もったデータを前記第２メモリに移すためのアドレス制
御回路と、中央処理装置とを備え、該中央処理装置は前
記第１メモリから、移すべき前記２次元のデータの起点
のアドレスとＸ、Ｙの値と嬉２メモリ中に移すべきエリ
アの起点のアドレスとをアドレス制御回路に指示し、前
記アドレス制御回路はその指示によって横方向のＸの大
きざのデータを読出して第２メモリへ移すと共にＹ方向
のアドレスをアップ又はダウンするととを特徴とするメ
モリアドレス方式で、以下本発明の実施例について図面
に基づき説明すれば次の通りである。

第２図は本発明の一実施例のブロック図で、１．２，４
．５は第１図に示した従来回路で、６が本発明にニジｇ
Ｔ友に追加したラインアドレス制御回路である。ライン
アドレス制御回路６がアドレス制御回路４の中に含まれ
ても差し支えないが。

ここでは説明の便宜上ラインアドレス制御回路６を独立
して衣示した。

図中３′はアドレス制御回路で、このアドレス制御回路
３′はアドレス制御回路３に第１メモリ１から第２メモ
リ２へ移すべき２次元のデータのＹの値’１ｃＰＵ５か
ら指示できる回路を追加し皮ものである。

さて、ＣＰｔＪ５ｔ’！第１メモリ１から第２メモリ２
ヘデータを転送させる起動信号Ｆｉアドレス制御回路３
′へ与える前にアドレス制御回路３′ヘアドレス制御回
路３′が第１メモリ１へ送出するアドレス信号Ｂのアド
レス基本信号りと第１メモリ１から第２メモリ２へ移す
べき２次元のデータのＸ。

Ｙ１２）［Ｌとを与え、またライ／アドレス制御回路６
ヘアドレス基本信号Ｈと第１メモリ１から第２メモリ２
ヘデータを転送するときに必要な２イ／アドレスＪｔ−
与える。

ここで０ＰＵ５が第１メモリ１からｆＪ２メモリ２ヘデ
ータを転送させる起動信号Ｖｆ与えると、第１メモリ１
のＸ方向の１行分の転送が終了すると、終了指示信号Ｇ
がアドレス制御回路３′からラインアドレス制御回路６
へ与えられる。

そしてラインアドレス制御回路６は第１メモリ１めＸ方
向の１行分が転送終了して得られる終了指示信号Ｇを受
けて第２メモリ２０次に必要なＹ方向のアドレス信号ｔ
−例えば第３図のよりな「あ」という文字を第１メモリ
１から第２メモリ２へ転送する場合、第１メモリ１から
Ｘ、Ｙの＋方向にデータを読んできて第２メモリ２へ同
様ＫＸ、Ｙの＋方向へ転送されなければならない几めに
、アドレス基本信号Ｈｔ−受けて発生し７’ｃＹ方向起
点アドレス信号に檜−らラインアドレス信号Ｊを７１０
算して次に必要なＹ方向起点アドレス信号Ｋｔ−発生さ
せるよう制御しているので０ＰＵ５は最初にアドレス制
御回路３′へは第１メモリ１から第２メモリ２へ移すべ
き２次元のデータのＸ、Ｙの値と、アドレス制＃回路３
′が第１メモリ１へ送出するアドレス信号Ｂのアドレス
基本信号Ｄｔ−アトｌ／ス制御回路３′に与える。一方
ラインアドレス制御回路６へはアドレス基本信号Ｈと第
１メモリ１から第２メモリ２ヘデータを転送するときに
必要なラインアドレスＪ’を与え、次にアドレス制御回
路３′へ第１メモリ１から第２メモリ２ヘデータを転送
させる起動信号Ｆｔ−与えるだけで、第１メモリ１から
第２メモリ２へ第１メモリ１のデータのＸ、Ｙの値に等
しいデータが転送される。

以上の説明はＹ方向起点アドレス信号Ｋからラインアド
レス信号Ｊを加算している例について述べているがこの
逆に減算して用いることも可能である。

本発明は以上説明し几ようにラインアドレス制御回路３
′と第１メモリ１から第２メモリ２へ移すべき２次元の
データのＹの値ｔ−０ＰＵ５から指示できる回路を付加
するだけでその実用比が容易で、１工学的に優れたもの
である。

【図面の簡単な説明】

第１図は従来装置のブロック図、第２図は本発明実施例
のブロック図、第３図は第１メモリ１のデータｒ６Ｊｔ
−第２メモリ２へ転送した図で田）はアドレス制御回路
のゾ２ス方向ｔ′民わす。 １・・・第１メモリ、２・・・第２メモリ、３．３’及
び４・・・アドレス制御回路、５・・・中央処理装貨、
６・・・ラインアドレス制御回路。

Claims (1)

【特許請求の範囲】
1. 第１と第２の２つのメモリと、前記第１メモリに記憶し
   た横方向Ｘ、縦方向Ｙの２次元の内容をもつたデータを
   前記第２メモリに移すためのアドレス制御回路と、中央
   処理装置とを備え、該中央処理装置は前記第１メモリか
   ら移すべき前記２次元のデータの起点のアドレスとＸ、
   Ｙの値と第２メモリ中に移すべきエリアの起点のアドレ
   スとをアドレス制御回路に指示し、前記アドレス制御回
   路はその指示によつて横方向のＸの大きさのデータを読
   出して第２メモリへ移すと共にＹ方向のアドレスをアッ
   プ又はダウンすることを特徴とするメモリアドレス方式
   。