JPS6197844A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6197844A JPS6197844A JP59219012A JP21901284A JPS6197844A JP S6197844 A JPS6197844 A JP S6197844A JP 59219012 A JP59219012 A JP 59219012A JP 21901284 A JP21901284 A JP 21901284A JP S6197844 A JPS6197844 A JP S6197844A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- lead
- package
- suspension
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、再書き込み可能な読み出し専用メモリ（以下
ＥＦＲＯＭと記す）に関し、特にリード・フレーム上に
ＢＦＲＯＭのチップをマウントし、プラスチック樹脂で
固めたいわゆるプラスチック・パッケージに封入された
ＥＰＲＯＭの書き込み電源端子に関する。
ＥＦＲＯＭと記す）に関し、特にリード・フレーム上に
ＢＦＲＯＭのチップをマウントし、プラスチック樹脂で
固めたいわゆるプラスチック・パッケージに封入された
ＥＰＲＯＭの書き込み電源端子に関する。
ＥＦＲＯＭには、紫外線消去形のＥＰＲＯＭと、電気的
に消去可能なＷＥＦＲＯＭなどがあるが、両者とも書き
込み時には読み出し用の電源の他に書き込み用電源が必
要であり、しかも書き込み用電源は読み出し時には通常
不必要である。
に消去可能なＷＥＦＲＯＭなどがあるが、両者とも書き
込み時には読み出し用の電源の他に書き込み用電源が必
要であり、しかも書き込み用電源は読み出し時には通常
不必要である。
一方、集積回路のパッケージには大別して、セラミック
形とプラスチック形の２種類があるが、価格的にはプラ
スチック形の方が安価であるため、民生用集積回路など
のパッケージには主としてプラスチック形が広く使用さ
れている。また、プラスチック形パッケージも、外形に
より、ＤＩＰ形（Ｄｕａｌ−１ｎ−１ｉｎｅ 、Ｐａｃ
ｋａｇｅ）、フラット形等に区分されるが、最近の傾向
としてビン数の多い集積回路には、リードをパッケージ
の四方向に取り出すことが可能なフラット形が主流にな
りつ＼あるので、以下にはプラスチック形のフラットｅ
パッケージについて、その組立工程を簡単に説明する。
形とプラスチック形の２種類があるが、価格的にはプラ
スチック形の方が安価であるため、民生用集積回路など
のパッケージには主としてプラスチック形が広く使用さ
れている。また、プラスチック形パッケージも、外形に
より、ＤＩＰ形（Ｄｕａｌ−１ｎ−１ｉｎｅ 、Ｐａｃ
ｋａｇｅ）、フラット形等に区分されるが、最近の傾向
としてビン数の多い集積回路には、リードをパッケージ
の四方向に取り出すことが可能なフラット形が主流にな
りつ＼あるので、以下にはプラスチック形のフラットｅ
パッケージについて、その組立工程を簡単に説明する。
第２図は、リードフレームにチップ７をツウントシ、ボ
ンディング・ワイヤー６でボンディングしたところを示
す略図である。この図においては簡単のため、パッケー
ジにおけるピンの数が９個の場合を想定している。リー
ド・フレームは、フレーム枠１とアイランド２によりそ
の大きな部分が構成され、それらはサブストレート・リ
ード４および５で結合されている。サブストレート・リ
ード４および５以外のたとえば８のようなリードは、フ
レーム枠側に配置されている。
ンディング・ワイヤー６でボンディングしたところを示
す略図である。この図においては簡単のため、パッケー
ジにおけるピンの数が９個の場合を想定している。リー
ド・フレームは、フレーム枠１とアイランド２によりそ
の大きな部分が構成され、それらはサブストレート・リ
ード４および５で結合されている。サブストレート・リ
ード４および５以外のたとえば８のようなリードは、フ
レーム枠側に配置されている。
第３図は前記第２図に示した工程の次の工程を示す図で
、プラスチック樹脂による封入およびリード切断を示す
図である。この図において、リード・フレームはプラス
チック樹脂により封入され、図中の点線で示した部分が
切断される。ここで注意すべきは、この場合リード切断
は、サブストレート・リード４および５と、つり・リー
ド１０以外のリードに対してのみ行われるという点であ
る。
、プラスチック樹脂による封入およびリード切断を示す
図である。この図において、リード・フレームはプラス
チック樹脂により封入され、図中の点線で示した部分が
切断される。ここで注意すべきは、この場合リード切断
は、サブストレート・リード４および５と、つり・リー
ド１０以外のリードに対してのみ行われるという点であ
る。
これらの３つのリードを切断せずに残す理由は、この工
程以後の工程で行なわれる集積回路の試験等での本パッ
ケージの取り扱い時におけるリードの変形を防止するた
め、フレーム枠ｌをパッケージ本体１１から全く切り離
さずに、これら３つのリードで結合させておくのである
。このようにすることにより作業者は、パッケージを取
り扱う時には、フレーム枠１を掴んで作業目的を果すこ
とができる。
程以後の工程で行なわれる集積回路の試験等での本パッ
ケージの取り扱い時におけるリードの変形を防止するた
め、フレーム枠ｌをパッケージ本体１１から全く切り離
さずに、これら３つのリードで結合させておくのである
。このようにすることにより作業者は、パッケージを取
り扱う時には、フレーム枠１を掴んで作業目的を果すこ
とができる。
第１図は第８図の点線の部分を切断した後のパッケージ
の外形図である。この図より明らかなようにパッケージ
本体１１より取り出されたリードのうち、サブストレー
ト自す−ド委および５とつりリード１０以外は他のリー
ドとは全く分離されているので、この状態のま＼で集積
回路の試験を行うことができる。
の外形図である。この図より明らかなようにパッケージ
本体１１より取り出されたリードのうち、サブストレー
ト自す−ド委および５とつりリード１０以外は他のリー
ドとは全く分離されているので、この状態のま＼で集積
回路の試験を行うことができる。
以上のような状況において、つり・リードはサブストレ
ート・リードとフレーム枠を介して結合されているので
、常にサブストレート電圧が掛けられている。このため
つり曇り−ドは、サブストレート・リードと同じサブス
トレート電源端子として使用するか、または全く使用さ
れない一般にＮ Ｃ（Ｎｏｎ−Ｃｏｎｎｅｃｔｉｏｎ）
端子として使用されるかのどちらかである。一般にはサ
ブストレート電源端子は２１固あれば十分であり、８個
も必要としないことが多い。またＮＣ端子は、かえって
パッケージの実効端子数を低下させるのでむしろ無い方
が好ましいことはいうまでもない。
ート・リードとフレーム枠を介して結合されているので
、常にサブストレート電圧が掛けられている。このため
つり曇り−ドは、サブストレート・リードと同じサブス
トレート電源端子として使用するか、または全く使用さ
れない一般にＮ Ｃ（Ｎｏｎ−Ｃｏｎｎｅｃｔｉｏｎ）
端子として使用されるかのどちらかである。一般にはサ
ブストレート電源端子は２１固あれば十分であり、８個
も必要としないことが多い。またＮＣ端子は、かえって
パッケージの実効端子数を低下させるのでむしろ無い方
が好ましいことはいうまでもない。
本発明は、このような状況において、従来ＮＣ端子とし
て使用゛されて来たつり・リードを有効に利用する方法
を提供することを目的とする。
て使用゛されて来たつり・リードを有効に利用する方法
を提供することを目的とする。
Ｃ問題点を解決するための手段〕
本発明は、リードフレームを使用して、フラット・パッ
ケージなどに組み込まれたＥＦＲＯＭ内蔵集積回路のつ
り・リードに対応するＮＣ端子を、Ｅ Ｐ ＲＯＭ書き
込み電源端子として使用することにより、従来ＮＣ端子
として使用されないままかえってパッケージの実効端子
数を低下させていたつり・リードを有効に活用しようと
するものである。
ケージなどに組み込まれたＥＦＲＯＭ内蔵集積回路のつ
り・リードに対応するＮＣ端子を、Ｅ Ｐ ＲＯＭ書き
込み電源端子として使用することにより、従来ＮＣ端子
として使用されないままかえってパッケージの実効端子
数を低下させていたつり・リードを有効に活用しようと
するものである。
第１図は前述のように第８図の点線の部分を切断した後
のパッケージの外形図で、フレーム枠１とプラスチック
樹脂により封入されたパッケージ本体とを結合している
リードは、サブストレート・リード４および５と、つり
・リード１０のみであることを示している。
のパッケージの外形図で、フレーム枠１とプラスチック
樹脂により封入されたパッケージ本体とを結合している
リードは、サブストレート・リード４および５と、つり
・リード１０のみであることを示している。
この状態で、集積回路の試験を行うのであるが、 １こ
の試験をどのようにして行うかということが問題として
残っている。すでに述べたように、つり・リードにはサ
ブストレート・リードと同電位の電圧が掛かるが、一般
にＢＦＲＯＭの書き込み電圧はサブストレー）−を圧よ
りも高い。このため第１図の状態のままではＥＰＲＯＭ
の書き込み直圧試験を行うことはできない。
の試験をどのようにして行うかということが問題として
残っている。すでに述べたように、つり・リードにはサ
ブストレート・リードと同電位の電圧が掛かるが、一般
にＢＦＲＯＭの書き込み電圧はサブストレー）−を圧よ
りも高い。このため第１図の状態のままではＥＰＲＯＭ
の書き込み直圧試験を行うことはできない。
しかしながら、近年ＥＰＲＯＭ内蔵集積回路のコストの
低下に伴ない、たとえば紫外線消去形のＥＦＲＯＭであ
っても、消去窓のないＦＰ−ＥＰＲＯＭ（Ｆａｃｔｏｒ
ｙ −Ｐｒｏｇｒａｍｍａｄ、 Ｅ Ｐ ＲＯＭ ）の
需要が増加して来た。このＦＰ−ＢＰＲＯＭは従来のＥ
ＰＦＬＯＭがユーザ側でデータやプログラムの消去ある
いは書き込みを行うものであるのに対して、工場側で消
去／書き込みの作業を行なうのが特徴であって、本発明
は、この性質を利用して前記の問題点を解決しようとす
るものである。
低下に伴ない、たとえば紫外線消去形のＥＦＲＯＭであ
っても、消去窓のないＦＰ−ＥＰＲＯＭ（Ｆａｃｔｏｒ
ｙ −Ｐｒｏｇｒａｍｍａｄ、 Ｅ Ｐ ＲＯＭ ）の
需要が増加して来た。このＦＰ−ＢＰＲＯＭは従来のＥ
ＰＦＬＯＭがユーザ側でデータやプログラムの消去ある
いは書き込みを行うものであるのに対して、工場側で消
去／書き込みの作業を行なうのが特徴であって、本発明
は、この性質を利用して前記の問題点を解決しようとす
るものである。
ここで、ＥＰＲＯＭとして前記ＦＰ−ＥＰＲＯＭを採用
した場合、ユーザーのデータまたはプログラムを書き込
むのは、集積回路の組立以前の、一般に［プローブテス
ト（Ｐｒｏｖθｔｅｓｔ ） Ｊと呼ばれている試験の
段階であり、この段階では「つりピン」に対応するチッ
プの上のボンディング・バッド８は、サブストレート・
リード４、および５とはｉ合されていない。したがって
、この段階においては、つり・リードに対して読み出し
用のサブストレート電圧よりも高い電圧の書き込み試験
電圧金かけることが可能である。またＦＰ−ＥＦＲＯＭ
は、ユーザー側で内容を書き換えることはな込ので、組
立工程以後は、ＢＦＲＯＭの内容を読み出す試験のみで
よく、従って、つり・リードに対応する端子即ち書き込
み電源端子は、サブストレート端子と連結されていても
何等問題はない。
した場合、ユーザーのデータまたはプログラムを書き込
むのは、集積回路の組立以前の、一般に［プローブテス
ト（Ｐｒｏｖθｔｅｓｔ ） Ｊと呼ばれている試験の
段階であり、この段階では「つりピン」に対応するチッ
プの上のボンディング・バッド８は、サブストレート・
リード４、および５とはｉ合されていない。したがって
、この段階においては、つり・リードに対して読み出し
用のサブストレート電圧よりも高い電圧の書き込み試験
電圧金かけることが可能である。またＦＰ−ＥＦＲＯＭ
は、ユーザー側で内容を書き換えることはな込ので、組
立工程以後は、ＢＦＲＯＭの内容を読み出す試験のみで
よく、従って、つり・リードに対応する端子即ち書き込
み電源端子は、サブストレート端子と連結されていても
何等問題はない。
また、ＦＰ−ＥＰＲＯＭ以外の、従来のＥＦＲＯＭに本
発明を適用した場合においても、プローブテストで十分
薔き込み試験が実施されておれば、組立工程以後は読み
出し試験のみで十分な場合が多いので、場合によっては
、従来のＥＦＲＯＭを使用して集積回路を組立てること
も可能である。
発明を適用した場合においても、プローブテストで十分
薔き込み試験が実施されておれば、組立工程以後は読み
出し試験のみで十分な場合が多いので、場合によっては
、従来のＥＦＲＯＭを使用して集積回路を組立てること
も可能である。
以上説明したように本発明によれば、従来ＮＣ端子とし
て無駄になっていたＦＰ−ＥＦＲＯＭを内蔵するフラッ
トパッケージ形集積回路のつり一リードを有効に利用で
きるため、端子数が限られている集積回路においては、
極めて有効である。
て無駄になっていたＦＰ−ＥＦＲＯＭを内蔵するフラッ
トパッケージ形集積回路のつり一リードを有効に利用で
きるため、端子数が限られている集積回路においては、
極めて有効である。
第１図は、本発明によるプラスチック封入のＥＰＲＯＭ
内蔵のフラットパッケージ型集積回路の平面図−第２図
は、第１図の集積回路において、リードフレームにチッ
プをマウントしボンデングした工程を示す平面図、第３
図はプラスチック樹脂を封入し、リードの切断個所を示
した図である。 １・・・フレーム枠、 ２・・・アイランド、 ８・・・サブストレート・リード以外のリード、４．５
・・・サブストレート・リード、６・・・ボンディング
・ワイヤ、 ７・・・チップ、 ８・・・ボンディング・バット、 】０・・・つり・リード、 １１・・・パッケージ本体。
内蔵のフラットパッケージ型集積回路の平面図−第２図
は、第１図の集積回路において、リードフレームにチッ
プをマウントしボンデングした工程を示す平面図、第３
図はプラスチック樹脂を封入し、リードの切断個所を示
した図である。 １・・・フレーム枠、 ２・・・アイランド、 ８・・・サブストレート・リード以外のリード、４．５
・・・サブストレート・リード、６・・・ボンディング
・ワイヤ、 ７・・・チップ、 ８・・・ボンディング・バット、 】０・・・つり・リード、 １１・・・パッケージ本体。
Claims (1)
- 【特許請求の範囲】 リード・フレームを使用してパッケージに組み立てら
れる書き込み可能読み出し専用メモリを内蔵する集積回
路であつて、前記パッケージの組み立て工程中に前記リ
ード・フレームの外枠とパッケージ本体とを結合する「
つり・リード」を有する前記集積回路において、 前記「つり・リード」に対応する端子を、前記書き込み
可能読み出し専用メモリを内蔵する集積回路の書き込み
電源端子として使用することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219012A JPS6197844A (ja) | 1984-10-18 | 1984-10-18 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219012A JPS6197844A (ja) | 1984-10-18 | 1984-10-18 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197844A true JPS6197844A (ja) | 1986-05-16 |
Family
ID=16728874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219012A Pending JPS6197844A (ja) | 1984-10-18 | 1984-10-18 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197844A (ja) |
-
1984
- 1984-10-18 JP JP59219012A patent/JPS6197844A/ja active Pending
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