JPS6197857A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS6197857A JPS6197857A JP59220029A JP22002984A JPS6197857A JP S6197857 A JPS6197857 A JP S6197857A JP 59220029 A JP59220029 A JP 59220029A JP 22002984 A JP22002984 A JP 22002984A JP S6197857 A JPS6197857 A JP S6197857A
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- JP
- Japan
- Prior art keywords
- layer
- type
- oxide film
- forming
- region
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、酸化膜分離法を用いる半導体集積回路におい
て、抵抗値の設計誤差の少ない抵抗を有する半導体集積
回路の製造方法に関するものである。
て、抵抗値の設計誤差の少ない抵抗を有する半導体集積
回路の製造方法に関するものである。
従来の技術
半導体集積回路において、高周波化、高密度化を図るた
め酸化膜分離法が近年多く使用されている。第２図は、
この方法で形成された抵抗の構造例を示す断面図であり
、この構造は、ｐ形単結晶シリコン基板１にｎ形埋め込
み層２を形成し、その後、ｎ形シリコン層３をエピタキ
シャル成長させ、さらに、ｎ形埋め込み層２の上部に位
置する部分を除く残在のｎ形シリコン層３０部分を所定
の深さまで蝕刻した後、この部分を酸化膜４に変換して
島領域を形成し、この島領域の全面にｐ形あるいはｎ形
の不純物を拡散させる過程を経て抵抗領域６が形成され
ている。
め酸化膜分離法が近年多く使用されている。第２図は、
この方法で形成された抵抗の構造例を示す断面図であり
、この構造は、ｐ形単結晶シリコン基板１にｎ形埋め込
み層２を形成し、その後、ｎ形シリコン層３をエピタキ
シャル成長させ、さらに、ｎ形埋め込み層２の上部に位
置する部分を除く残在のｎ形シリコン層３０部分を所定
の深さまで蝕刻した後、この部分を酸化膜４に変換して
島領域を形成し、この島領域の全面にｐ形あるいはｎ形
の不純物を拡散させる過程を経て抵抗領域６が形成され
ている。
発明が解決しようとする問題点
しかし、このような従来の製造方法では、抵抗領域６の
形成に先だって酸化膜分離がなされるため、この酸化膜
分離の工程で発生するパーズビーり６が抵抗領域６を形
成する際のマスクとして作用する。ところで、このバー
ズビークの長さ１１は常に一定ではなく、かなシの範囲
でばらつく。
形成に先だって酸化膜分離がなされるため、この酸化膜
分離の工程で発生するパーズビーり６が抵抗領域６を形
成する際のマスクとして作用する。ところで、このバー
ズビークの長さ１１は常に一定ではなく、かなシの範囲
でばらつく。
したがって、作シ込まれる抵抗領域５の幅ｅ２にもばら
つきが生じ、この形成された抵抗領域５の抵抗値と設計
値との間に誤差が生じる問題があった。
つきが生じ、この形成された抵抗領域５の抵抗値と設計
値との間に誤差が生じる問題があった。
本発明は、この様な問題を解決するもので、バーズビー
クの長さの変動の影響を受けることがなく、ばらつきの
少ない安定な抵抗値を得ることを目的とするものである
。
クの長さの変動の影響を受けることがなく、ばらつきの
少ない安定な抵抗値を得ることを目的とするものである
。
問題を解決するための手段
上記の問題を解決できる本発明の半導体集積回路の製造
方法は、−導電形のシリコン基板に逆導電形の埋め込み
層を形成する工程と、前記シリコン基板上に一導電形あ
るいは逆導電形のシリコン層をエピタキシャル成長させ
る工程と、前記シリコン層の前記埋め込み層の上に位置
する領域に選択的に一導電形あるいは逆導電形の不純物
拡散層を形成する工程と、前記不純物拡散層に接し、か
つ、前記不純物拡散層を完全に包囲する前記シリコン層
の環状領域を所定の深さにまで選択的にエツチングする
工程と、同選択的にエツチングされた領域に残存する前
記シリコン層の部分を酸化物層に変換する工程とからな
るものである。
方法は、−導電形のシリコン基板に逆導電形の埋め込み
層を形成する工程と、前記シリコン基板上に一導電形あ
るいは逆導電形のシリコン層をエピタキシャル成長させ
る工程と、前記シリコン層の前記埋め込み層の上に位置
する領域に選択的に一導電形あるいは逆導電形の不純物
拡散層を形成する工程と、前記不純物拡散層に接し、か
つ、前記不純物拡散層を完全に包囲する前記シリコン層
の環状領域を所定の深さにまで選択的にエツチングする
工程と、同選択的にエツチングされた領域に残存する前
記シリコン層の部分を酸化物層に変換する工程とからな
るものである。
作用
この製造方法によれば、バーズビークができる前に抵抗
領域が形成されるため抵抗領域は常に分離酸化膜と接す
るところとなり、バーズビークに影響されることのない
一定の幅をもつ抵抗領域が作り込まれる。
領域が形成されるため抵抗領域は常に分離酸化膜と接す
るところとなり、バーズビークに影響されることのない
一定の幅をもつ抵抗領域が作り込まれる。
実施例
本発明の半導体集積回路の製造方法の一実施例を第１図
ａ −Ｃの断面図を参照にして説明する。
ａ −Ｃの断面図を参照にして説明する。
まず、ｐ形単結晶シリコン基板７の上に厚さが０．３〜
２μｍの酸化シリコン膜（図示せず）を形成し、これを
マスクとしてアンチモン（ｓｂ）ある 。
２μｍの酸化シリコン膜（図示せず）を形成し、これを
マスクとしてアンチモン（ｓｂ）ある 。
いは砒素（八８）をスピンオン法やイオン注入法あるい
はカプセル法により選択的にドープしてｎ形埋め込み層
８を形成する。
はカプセル法により選択的にドープしてｎ形埋め込み層
８を形成する。
次いで、酸化シリコン膜を全て除去し、引き続いて表面
全体に比抵抗が０．５〜１ｏｏｃＩｒＬのｐ形あるいは
ｎ形シリコン層９を０．５〜２μｍの厚さにエピタキシ
ャル成長させ、こののち、シリコン層９の表面全域に酸
化シリコン膜１ｏを形成し、ｎ形埋め込み層８の上に位
置する酸化シリコン膜１０を選択的に除去し開口１１を
設け、この開口を通してシリコン層９の中に、ｎ形の場
合はリン（Ｐ）あるいは砒素（八８）を、ｐ形の場合に
はボロン（Ｂ） をイオン注入法あるいは熱拡散法によ
り選択的にドープして抵抗領域１２を形成する。なお、
シリコン層９と抵抗領域１２の導電形が同一の場合は、
シリコン層よシ抵抗領域の方を高不純物濃度にする（第
１図ａ）。
全体に比抵抗が０．５〜１ｏｏｃＩｒＬのｐ形あるいは
ｎ形シリコン層９を０．５〜２μｍの厚さにエピタキシ
ャル成長させ、こののち、シリコン層９の表面全域に酸
化シリコン膜１ｏを形成し、ｎ形埋め込み層８の上に位
置する酸化シリコン膜１０を選択的に除去し開口１１を
設け、この開口を通してシリコン層９の中に、ｎ形の場
合はリン（Ｐ）あるいは砒素（八８）を、ｐ形の場合に
はボロン（Ｂ） をイオン注入法あるいは熱拡散法によ
り選択的にドープして抵抗領域１２を形成する。なお、
シリコン層９と抵抗領域１２の導電形が同一の場合は、
シリコン層よシ抵抗領域の方を高不純物濃度にする（第
１図ａ）。
次いで、表面の酸化シリコン膜１０を全面除去後、新た
に表面全域に厚さが１００〜５００人の酸化シリコン膜
１３と厚さが５００〜１５００人の窒化シリコン膜１４
を順次形成した後、これらの膜を選択的にエツチングし
て抵抗領域１２上にのみ酸化シリコン膜１３と窒化シリ
コン膜１４を残し、さらに、露出したシリコン層９の部
分を厚みが半分程度になるまでエツチングする。そして
、チャンネルストッパ用のポロン（Ｂ）をイオン注入す
る（第１図ｂ）。
に表面全域に厚さが１００〜５００人の酸化シリコン膜
１３と厚さが５００〜１５００人の窒化シリコン膜１４
を順次形成した後、これらの膜を選択的にエツチングし
て抵抗領域１２上にのみ酸化シリコン膜１３と窒化シリ
コン膜１４を残し、さらに、露出したシリコン層９の部
分を厚みが半分程度になるまでエツチングする。そして
、チャンネルストッパ用のポロン（Ｂ）をイオン注入す
る（第１図ｂ）。
こののち、高圧酸化炉等で酸化処理する。この処理で窒
化シリコン膜１４によシ覆われていないシリコン層９部
分が選択的に酸化されて分離酸化膜１５となシ抵抗領域
１２が島領域内に形成される（第１図Ｃ）。
化シリコン膜１４によシ覆われていないシリコン層９部
分が選択的に酸化されて分離酸化膜１５となシ抵抗領域
１２が島領域内に形成される（第１図Ｃ）。
以上、説明した本発明の半導体集積回路の製造方法では
、抵抗領域１２の側面を分離酸化膜１５に接することが
できる。
、抵抗領域１２の側面を分離酸化膜１５に接することが
できる。
発明の効果
本発明の半導体集積回路の製造方法によれば、抵抗領域
の側面を必ず分離酸化膜に接することができるため、バ
ーズビークの長さの変動の影響を受けるどとがなく、常
に抵抗領域の幅が４３となり、設計値と誤差の少ない安
定した抵抗値を得ることができる。
の側面を必ず分離酸化膜に接することができるため、バ
ーズビークの長さの変動の影響を受けるどとがなく、常
に抵抗領域の幅が４３となり、設計値と誤差の少ない安
定した抵抗値を得ることができる。
第１図は本発明の一実施例によるばらつきの少ない安定
した抵抗値を有する半導体集積回路の製造方法の拡大断
面図であり、第２図は従来の抵抗の構造の断面図である
。 ７・・・・・・ｐ形単結晶シリコン基板、８・・・・・
・ｎ形埋め込み層、９・・・・・・シリコン層、１２・
・・・・・抵抗領域、１５・・・・・・分離酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
した抵抗値を有する半導体集積回路の製造方法の拡大断
面図であり、第２図は従来の抵抗の構造の断面図である
。 ７・・・・・・ｐ形単結晶シリコン基板、８・・・・・
・ｎ形埋め込み層、９・・・・・・シリコン層、１２・
・・・・・抵抗領域、１５・・・・・・分離酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 一導電形のシリコン基板に逆導電形の埋め込み層を形
成する工程と、前記シリコン基板上に一導電形あるいは
逆導電形のシリコン層をエピタキシャル成長させる工程
と、前記シリコン層の前記埋め込み層の上に位置する領
域に選択的に一導電形あるいは逆導電形の不純物拡散層
を形成する工程と、前記不純物拡散層に接し、かつ、前
記不純物拡散層を完全に包囲する前記シリコン層の環状
領域を所定の深さにまで選択的にエッチングする工程と
、同選択的にエッチングされた領域に残存する前記シリ
コン層の部分を酸化物層に変換する工程とを具備するこ
とを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220029A JPS6197857A (ja) | 1984-10-18 | 1984-10-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220029A JPS6197857A (ja) | 1984-10-18 | 1984-10-18 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197857A true JPS6197857A (ja) | 1986-05-16 |
Family
ID=16744813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220029A Pending JPS6197857A (ja) | 1984-10-18 | 1984-10-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488419U (ja) * | 1990-12-20 | 1992-07-31 |
-
1984
- 1984-10-18 JP JP59220029A patent/JPS6197857A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488419U (ja) * | 1990-12-20 | 1992-07-31 |
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