JPS6197869A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS6197869A JPS6197869A JP59219032A JP21903284A JPS6197869A JP S6197869 A JPS6197869 A JP S6197869A JP 59219032 A JP59219032 A JP 59219032A JP 21903284 A JP21903284 A JP 21903284A JP S6197869 A JPS6197869 A JP S6197869A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- drain
- contact layer
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電界効果トランジスタに関し、特に表面電子チ
ャネルを臂する短チヤネル電界効果トランジスタ（ＰＥ
Ｔ）の特性向上に関するものである。
ャネルを臂する短チヤネル電界効果トランジスタ（ＰＥ
Ｔ）の特性向上に関するものである。
（従来技術とその問題点）
ノンドープの高純度ＧａＡｓ上にドナー不純物をドープ
したＡ Ａ Ｇ ａ Ａ ｓ層を有するヘテロ接合構造
では、電子が２次元電子ガスとして不純物のないＧａＡ
ｓ中に存在するために不純物散乱の影響が小さく、従っ
て特に低温において著しく移動度が向上するために、近
年この２次元電子ガスの電子濃度をＡ Ａ Ｇ ａ Ａ
ｓ層上に形成されたショットキーゲート電極で制御す
る構造のＢ’ Ｅ Ｔが高周波・高速素子として注目さ
れ研究開発が盛んに行われている。
したＡ Ａ Ｇ ａ Ａ ｓ層を有するヘテロ接合構造
では、電子が２次元電子ガスとして不純物のないＧａＡ
ｓ中に存在するために不純物散乱の影響が小さく、従っ
て特に低温において著しく移動度が向上するために、近
年この２次元電子ガスの電子濃度をＡ Ａ Ｇ ａ Ａ
ｓ層上に形成されたショットキーゲート電極で制御す
る構造のＢ’ Ｅ Ｔが高周波・高速素子として注目さ
れ研究開発が盛んに行われている。
ところで、これらＦＥＴにおいて例えは特開昭５７−７
３９７９号公報に記載されている様に第１図に示す如く
ソース及びドレイン領域にｎ＋コンタクト層を有する構
造のものが提案されている。
３９７９号公報に記載されている様に第１図に示す如く
ソース及びドレイン領域にｎ＋コンタクト層を有する構
造のものが提案されている。
第１図において、１１は半絶縁性Ｇ ａ Ａ ｓ基板、
１２はノンドープ高純度Ｇ ａ Ａ ｓ層、１３及び１
４はｎ ”ＧａＡｓ コンタクト層、１５はドレイン
電極、１６はソース電極、１７は人／ＧａＡｓ ＠、
１８はケート電極、１９は表面電子チャネルである。こ
の様な、表面電子チャネル１９より深いｎ＋コンタクト
層１３．１４の存在によりソース及びドレインのコンタ
クト抵抗ａｃが小さく、またソース・ゲート間の直列抵
抗凡８も小さくなるために相互コンダクタンスｇ、が大
きくなる利点がめる。しかしながら、この様な構造で短
チヤネル化した場合にはｎ＋コンタクト層間の高抵抗Ｇ
ａＡｓ層中をゲート電圧では制御し得ない基板電流２０
が流れ。
１２はノンドープ高純度Ｇ ａ Ａ ｓ層、１３及び１
４はｎ ”ＧａＡｓ コンタクト層、１５はドレイン
電極、１６はソース電極、１７は人／ＧａＡｓ ＠、
１８はケート電極、１９は表面電子チャネルである。こ
の様な、表面電子チャネル１９より深いｎ＋コンタクト
層１３．１４の存在によりソース及びドレインのコンタ
クト抵抗ａｃが小さく、またソース・ゲート間の直列抵
抗凡８も小さくなるために相互コンダクタンスｇ、が大
きくなる利点がめる。しかしながら、この様な構造で短
チヤネル化した場合にはｎ＋コンタクト層間の高抵抗Ｇ
ａＡｓ層中をゲート電圧では制御し得ない基板電流２０
が流れ。
出力コンダクタンスｇａの増大、ゲート閾値電圧ＶＴの
変動など短チヤネル特有の異常現象が起り高周波素子及
び集積回路炸裂上深刻な問題となっている。
変動など短チヤネル特有の異常現象が起り高周波素子及
び集積回路炸裂上深刻な問題となっている。
以上はへテロ接合を有するＦｇＴについて説明したが、
同様なことは絶縁ゲート形ＦＥＴ（ＭＩＳＦＥＴ）など
表面〆チャネルを有するＦＥＴに共通の問題である。
同様なことは絶縁ゲート形ＦＥＴ（ＭＩＳＦＥＴ）など
表面〆チャネルを有するＦＥＴに共通の問題である。
（発明の目的）
本発明の目的はｎ＋コンタクト層の利点を損うことなく
、上記異常現象のない良好な特性を有する短チャネルＦ
ＥＴｔ−提供することにある。
、上記異常現象のない良好な特性を有する短チャネルＦ
ＥＴｔ−提供することにある。
（発明の構成）
本発明によれば、半導体結晶表面に形成された電子層を
チャネルとし、該チャネルを制御するゲート電極と、該
ゲート電極に対し互いに反対方向の前記半導体結晶中に
形成され前記電子層に隣接するソース及びドレインｎ＋
コンタクト層と、該コンタクト層上にソース電極及びド
レイン電極とを具備した電界効果トランジスタにおいて
、前記ｎ＋コ／タクト層の電子層表面から測った深さｄ
ｃ（μｍ）及びコノタクト層間距離Ｌｃ（μｍ）／１７
？ｄ。＜ｏ、ｏ １ｓ（１＋１２Ｌ！ ）
（１）を満たすことｔ−特徴とする電界効果トランジス
タが得られる。
チャネルとし、該チャネルを制御するゲート電極と、該
ゲート電極に対し互いに反対方向の前記半導体結晶中に
形成され前記電子層に隣接するソース及びドレインｎ＋
コンタクト層と、該コンタクト層上にソース電極及びド
レイン電極とを具備した電界効果トランジスタにおいて
、前記ｎ＋コ／タクト層の電子層表面から測った深さｄ
ｃ（μｍ）及びコノタクト層間距離Ｌｃ（μｍ）／１７
？ｄ。＜ｏ、ｏ １ｓ（１＋１２Ｌ！ ）
（１）を満たすことｔ−特徴とする電界効果トランジス
タが得られる。
（構成の詳細な説明）、１
以下、本発明を図面に基づいて詳細に説明する。
先ず本発明の基本概念ｔ−第１図に基き説明する。
′！ｓ１図に示す構造においてチャネル層表面から測っ
たｎ＋コｙタクト層１３，１４の厚さｆｔｄ、 、コン
タクト層間距離ヲＬ６ とする。この時、基板電流工□
ｂ ２０は、チャネル長が短いＦＦ、Ｔの飽和領域で
はｎ＋コンタクト層間の平均電界が電子の速度飽和の閾
値電界をはるかに越えていることを考慮すれば近似的に
次式で与えられる。
たｎ＋コｙタクト層１３，１４の厚さｆｔｄ、 、コン
タクト層間距離ヲＬ６ とする。この時、基板電流工□
ｂ ２０は、チャネル長が短いＦＦ、Ｔの飽和領域で
はｎ＋コンタクト層間の平均電界が電子の速度飽和の閾
値電界をはるかに越えていることを考慮すれば近似的に
次式で与えられる。
ここで、εは半導体の誘電率、ｖ、は電子飽和速度、Ｗ
はチャネル幅、ｄｏは表面チャネルの電子分布厚さ、Ｖ
Ｏ２はドレイ／印加電圧でるる。
はチャネル幅、ｄｏは表面チャネルの電子分布厚さ、Ｖ
Ｏ２はドレイ／印加電圧でるる。
すなわち、上式で与えられる電流が動作チャネルを流れ
る本来のドレイン電流以外にドレイン・ソース間に流れ
ることになり、工□ｂがＶＯＳに比例することから判る
様にドレイン電圧が大きい程。
る本来のドレイン電流以外にドレイン・ソース間に流れ
ることになり、工□ｂがＶＯＳに比例することから判る
様にドレイン電圧が大きい程。
ドレインコンダクタンスｇｄが大きく特性劣化を招くこ
ととなる。
ととなる。
さて１表面チャネルを有する短チャネルＦＥＴのドレイ
／電流ＩＤ５１はゲート電極下を電子がほぼ飽和速度で
走行することを考慮すれば次式で与えられる。
／電流ＩＤ５１はゲート電極下を電子がほぼ飽和速度で
走行することを考慮すれば次式で与えられる。
ｌ０６＝Ｖ、ＷＱ５ （ａ）ここで、ＱＢ
はゲート電圧でチャネルのソース端に誘起される単位面
積当りの電荷量である。実際のＦＥＴ特性ではＩ ｓｏ
ｂ は実用的な飽和領域でのドレイ／最大電流の５％程
度以下であれば実用上問題はなり。
はゲート電圧でチャネルのソース端に誘起される単位面
積当りの電荷量である。実際のＦＥＴ特性ではＩ ｓｏ
ｂ は実用的な飽和領域でのドレイ／最大電流の５％程
度以下であれば実用上問題はなり。
ところで、上述の諸条件を満たす定数については、通常
の表面チャネルを有するＦＥＴの場合。
の表面チャネルを有するＦＥＴの場合。
使用する半導体材料の種類にはあまり依存しない。
従って、電子電荷をｑ、真空の誘電率をε。とすれば各
種Ｆ’ＥＴ共通に、はぼＱ ｓ／ ｑ−Ｉ Ｘ １０
” ”ｃｍ−”。
種Ｆ’ＥＴ共通に、はぼＱ ｓ／ ｑ−Ｉ Ｘ １０
” ”ｃｍ−”。
’／’ａ＝ＩＺ５、ｄ、−１５ＯＡ、ＶＯ２−２Ｖ
（！：考、ｔてｈけば十分であり、これらを用いて（２
）？（３） 式よりｄ １１ 、Ｌｌｌの満たすべき
柔性はａ、＜ｏ、ｏｘ５＜ｘ＋１２ｒ、Ｈ）
（４）となる。但し、ここでａ、、Ｌａはともにμ
ｍ’１位である。
（！：考、ｔてｈけば十分であり、これらを用いて（２
）？（３） 式よりｄ １１ 、Ｌｌｌの満たすべき
柔性はａ、＜ｏ、ｏｘ５＜ｘ＋１２ｒ、Ｈ）
（４）となる。但し、ここでａ、、Ｌａはともにμ
ｍ’１位である。
（実施例）
以下、本発明をＡＩ！ＧａＡｓ／ＧａＡｓ ヘテｔ＝＝
Ｊ合を有するＦＥＴに適用した場合の実施例について説
明する。
Ｊ合を有するＦＥＴに適用した場合の実施例について説
明する。
第４図は第１図の構造において従来の様にｎ＋コンタク
ト層の厚さが大きい場合のＦＥＴの静特性を示したもの
で、 ｄ、−０，１μｍとした場合でめり、第３図は第
１図の構造の本発明によるＦＥＴの静特性を示したもの
でｄａ−０，０５μｍとした場合である。ここで、両Ｆ
ＥＴにおいてともにり、＝１．５μｍであり、ノンドー
プ高純度ＧａＡｓ層１２の厚さは１μｍ、ｎ形Ａｌ！Ｇ
ａＡｓｆｆ１ｌ １７の厚さＦ１５００人、実効ドナー
密度は５Ｘ １０ ’ｃｍ−３、ゲート長０．５μｍで
ある。
ト層の厚さが大きい場合のＦＥＴの静特性を示したもの
で、 ｄ、−０，１μｍとした場合でめり、第３図は第
１図の構造の本発明によるＦＥＴの静特性を示したもの
でｄａ−０，０５μｍとした場合である。ここで、両Ｆ
ＥＴにおいてともにり、＝１．５μｍであり、ノンドー
プ高純度ＧａＡｓ層１２の厚さは１μｍ、ｎ形Ａｌ！Ｇ
ａＡｓｆｆ１ｌ １７の厚さＦ１５００人、実効ドナー
密度は５Ｘ １０ ’ｃｍ−３、ゲート長０．５μｍで
ある。
Ｌｅ−０，５μｍの場合、（４）式から明らかな様に。
ｄｃの条件としてｔｒｉ ｄｃ ＜０．０６μｍとなす
り、が０．５μｍ程度の場合にはｄ、ｔ−６００人より
小さくすることにより基板電流の影響が無視できること
となる。
り、が０．５μｍ程度の場合にはｄ、ｔ−６００人より
小さくすることにより基板電流の影響が無視できること
となる。
すなわち、従来構造の第４図及び本実施例の第３図から
明らかな様に本発明によるＦＥＴ静特性のドレインコン
ダクタンスは従来技術のものに比べて極めて小さく良好
な飽和特性が得られた。また、低ドレイン電圧時の電流
−電圧特性から判る様にソース・ゲート間抵抗はほぼ同
じ値であり、従ってｄ６を小さくしたことによる抵抗の
増大はほとんど吃られなかった。
明らかな様に本発明によるＦＥＴ静特性のドレインコン
ダクタンスは従来技術のものに比べて極めて小さく良好
な飽和特性が得られた。また、低ドレイン電圧時の電流
−電圧特性から判る様にソース・ゲート間抵抗はほぼ同
じ値であり、従ってｄ６を小さくしたことによる抵抗の
増大はほとんど吃られなかった。
尚、上述の本発明によるＦＥＴは例えば以下の様にして
作製される。半絶縁性ＧａＡｓ基板上に分子線エピタキ
シー（ＭＢＣ）法でノンドープＧａＡｓ層、ｎ形Ａ／Ｇ
ａＡｓ ＠を形成し、次にＡＩ！ＧａＡｓ層上にスパッ
タ法によりＷ８ｉｔ−５０００人形成し。
作製される。半絶縁性ＧａＡｓ基板上に分子線エピタキ
シー（ＭＢＣ）法でノンドープＧａＡｓ層、ｎ形Ａ／Ｇ
ａＡｓ ＠を形成し、次にＡＩ！ＧａＡｓ層上にスパッ
タ法によりＷ８ｉｔ−５０００人形成し。
ゲートのパターン二／グを行ったフォトレジストマスク
を用いてＷＳｉ及びＡ／ Ｇ ａ Ａ ｓ層を選択エツ
チング除去する。さらにＣＶＤ法で５ｉ０２を６００人
形成しタノち、Ｓけ’に４０ＫｅＶ、 ドーズｆ１２
Ｘ１０１３ｃｍ→の条件で８ ｉ０２膜を通じてスルー
イオン注入し、アニール処理により活性化させ、ＳｉＯ
２膜を除去したのちＦＥＴ部分以外のイオン注入層をエ
ツチング除去する。最後に通常の方法によりソース電極
及びドレイ／＊極を形成すれば素子が完成する。
を用いてＷＳｉ及びＡ／ Ｇ ａ Ａ ｓ層を選択エツ
チング除去する。さらにＣＶＤ法で５ｉ０２を６００人
形成しタノち、Ｓけ’に４０ＫｅＶ、 ドーズｆ１２
Ｘ１０１３ｃｍ→の条件で８ ｉ０２膜を通じてスルー
イオン注入し、アニール処理により活性化させ、ＳｉＯ
２膜を除去したのちＦＥＴ部分以外のイオン注入層をエ
ツチング除去する。最後に通常の方法によりソース電極
及びドレイ／＊極を形成すれば素子が完成する。
次に１本発明の池の実施例について説明する。
ｆｊ１１２図は、本発明の池の実施例でおるＡＩ！Ｇａ
Ａｓ／ＧａＡｓヘテロ接合を有するＰＥＴの構造を示す
模式的断面図で、各部の数字は第１図と同一内容をめら
れす。本ＦＢＴは以下の様にして作製される。
Ａｓ／ＧａＡｓヘテロ接合を有するＰＥＴの構造を示す
模式的断面図で、各部の数字は第１図と同一内容をめら
れす。本ＦＢＴは以下の様にして作製される。
すなわち、半１１８緑性Ｇａ入Ｓ基板上にＭＢＣ法でノ
ンドープ高純度ＧａＡｓ ｌ−を１μｍ、実効ドナー密
Ｌ ５Ｘ１０１７ｃｍ−”のｎ形／ＶＧａＡｓ 層ｔ
ｓｏｏ人形酸形成次にＡ／ＧａＡｓ１ｌ上に例えばＣ
ＶＤ法で８ｉ０２’１２０００人形成したのちｎ＋コン
タクトＮｊヲ形成する部分のＡ／ＧａＡｓ１上の８ｉ０
２ ｋ：フォトレジストマスクを用いてエツチング除去
し、フォトレジスト’を除去したのち、その５ｉ０２ｉ
マスクとして入／Ｇａｐｓ層をエツチング除去し、さら
にＧａＡｓ１を８００人エツチング除去する。次に、例
えば気相成長法によ０電子密度ｌＱｃｍ のｎ Ｇａ
ＡｓＷＩを０．２μｍ選択成長し、８ｉ０２マスクを除
去したのちＦＥＴ部分以外のＡ／ＧａＡｓ 層をエツ
チング除去し、最後に通常の方法によりゲート電極及び
ソース・ドレイン電極を形成すれば素子が完成する。上
述の方法で作製したＦＥＴのゲート長はα３μｍ、ソー
スｎ＋コンタクト層とゲートの間隔は０．２μｍ１ゲー
トとドレインｎ生コンタクト層の間隔は０．２μｍで、
従ってｎ＋コンタクト層間距離は０．７μｍである。こ
の場合（４）式からｄ、が満たすべき条件はｄ、＜０．
１μｍ でめるが、上述の実施例の様にｄ、−８００人
とすることにより極めて良好な飽和特性を有する静特性
が得られた。以上のようにｎ＋コンタクト層は深く形成
できないので、本ＦＥＴでは上にも成長させることによ
ってｎ十層の抵抗を下げたところに特色がある。
ンドープ高純度ＧａＡｓ ｌ−を１μｍ、実効ドナー密
Ｌ ５Ｘ１０１７ｃｍ−”のｎ形／ＶＧａＡｓ 層ｔ
ｓｏｏ人形酸形成次にＡ／ＧａＡｓ１ｌ上に例えばＣ
ＶＤ法で８ｉ０２’１２０００人形成したのちｎ＋コン
タクトＮｊヲ形成する部分のＡ／ＧａＡｓ１上の８ｉ０
２ ｋ：フォトレジストマスクを用いてエツチング除去
し、フォトレジスト’を除去したのち、その５ｉ０２ｉ
マスクとして入／Ｇａｐｓ層をエツチング除去し、さら
にＧａＡｓ１を８００人エツチング除去する。次に、例
えば気相成長法によ０電子密度ｌＱｃｍ のｎ Ｇａ
ＡｓＷＩを０．２μｍ選択成長し、８ｉ０２マスクを除
去したのちＦＥＴ部分以外のＡ／ＧａＡｓ 層をエツ
チング除去し、最後に通常の方法によりゲート電極及び
ソース・ドレイン電極を形成すれば素子が完成する。上
述の方法で作製したＦＥＴのゲート長はα３μｍ、ソー
スｎ＋コンタクト層とゲートの間隔は０．２μｍ１ゲー
トとドレインｎ生コンタクト層の間隔は０．２μｍで、
従ってｎ＋コンタクト層間距離は０．７μｍである。こ
の場合（４）式からｄ、が満たすべき条件はｄ、＜０．
１μｍ でめるが、上述の実施例の様にｄ、−８００人
とすることにより極めて良好な飽和特性を有する静特性
が得られた。以上のようにｎ＋コンタクト層は深く形成
できないので、本ＦＥＴでは上にも成長させることによ
ってｎ十層の抵抗を下げたところに特色がある。
以上はへテロ接合ｔ−ＷするＦ’ＥＴの実施例について
説明したがＭＩＳＦＥＴ等、表面チャネルを有するＦｇ
Ｔすべてにおいて本発明が有効なことは明らかであろう
。
説明したがＭＩＳＦＥＴ等、表面チャネルを有するＦｇ
Ｔすべてにおいて本発明が有効なことは明らかであろう
。
（発明の効果）
以上詳細に説明したように、本発明によれば従来技術に
おける基板電流による問題点がなく、かつｎ＋コンタク
ト層の利点を損うことのない極めて良好な特性を有し、
特に短チャネルにおいて高性能な電界効果トランジスタ
が実現できる。
おける基板電流による問題点がなく、かつｎ＋コンタク
ト層の利点を損うことのない極めて良好な特性を有し、
特に短チャネルにおいて高性能な電界効果トランジスタ
が実現できる。
第１図は従来例並びに本発明の詳細な説明するためのへ
テロ接合を有するＦＥＴの模式的断面図、ｇ＆２図は本
発明の池の実施例の漢式的断面図、第３図及び第４図は
それぞれ第１図に示す構造の本発明の一実施例並びに従
来例の静特性を示す図である。 １１・・・・・・半絶縁性ＧａＡｓ基板、１２・・・・
・・ノンドープ高純度ＧａＡｓ層、１３，１４・・・・
・・ｎ＋コンタクト層、１５・・・・・・ドレイン電極
、１６・・・・・・ソース電極、１７・・・・・・ＡＩ
！Ｇ ａ Ａ ｓ層、１８・・・・・・ゲート電極。 １９・・・・・・表面電子チャネル、２０・・・・・・
基板電流。
テロ接合を有するＦＥＴの模式的断面図、ｇ＆２図は本
発明の池の実施例の漢式的断面図、第３図及び第４図は
それぞれ第１図に示す構造の本発明の一実施例並びに従
来例の静特性を示す図である。 １１・・・・・・半絶縁性ＧａＡｓ基板、１２・・・・
・・ノンドープ高純度ＧａＡｓ層、１３，１４・・・・
・・ｎ＋コンタクト層、１５・・・・・・ドレイン電極
、１６・・・・・・ソース電極、１７・・・・・・ＡＩ
！Ｇ ａ Ａ ｓ層、１８・・・・・・ゲート電極。 １９・・・・・・表面電子チャネル、２０・・・・・・
基板電流。
Claims (1)
- 【特許請求の範囲】 半導体結晶表面に形成された電子層をチャネルとし、
該チャネルを制御するゲート電極と、該ゲート電極に対
し互いに反対方向の前記半導体結晶中に形成され、前記
電子層に隣接するソース及びドレインｎ＾＋コンタクト
層と、該コンタクト層上にソース電極及びドレイン電極
とを具備した電界効果トランジスタにおいて、前記ｎ＾
＋コンタクト層の電子層チャネル表面から測った深さｄ
＿ｃ（μｍ）及びコンタクト層間距離Ｌ＿ｃ（μｍ）が ｄ＿ｃ＜０．０１５（１＋１２▲数式、化学式、表等が
あります▼） を満たすことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219032A JPS6197869A (ja) | 1984-10-18 | 1984-10-18 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219032A JPS6197869A (ja) | 1984-10-18 | 1984-10-18 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197869A true JPS6197869A (ja) | 1986-05-16 |
Family
ID=16729182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219032A Pending JPS6197869A (ja) | 1984-10-18 | 1984-10-18 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425484A (en) * | 1987-07-21 | 1989-01-27 | Mitsubishi Electric Corp | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
| JPS57193068A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
-
1984
- 1984-10-18 JP JP59219032A patent/JPS6197869A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
| JPS57193068A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425484A (en) * | 1987-07-21 | 1989-01-27 | Mitsubishi Electric Corp | Semiconductor device |
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