JPS6197970A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6197970A JPS6197970A JP59218302A JP21830284A JPS6197970A JP S6197970 A JPS6197970 A JP S6197970A JP 59218302 A JP59218302 A JP 59218302A JP 21830284 A JP21830284 A JP 21830284A JP S6197970 A JPS6197970 A JP S6197970A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、丈ブミクロンのＭＯＳ ＬＳＩ に適用して
有効な半導体装置およびその製造方法に関するものであ
る。
有効な半導体装置およびその製造方法に関するものであ
る。
Ｃ発明の背景〕
サブミクロンスケールのＭＯＳ ＬＳＩ の基本素子
であるＭＯＳ ＦＥＴ としては、第１図に示す構造
のものが知られている（Ａ、Ｒｅｉｓｍａｎ、“ＬＯＷ
ｔｅｍｐｅｒａｔｕｒｅＰｒｏｃｅｇｇｉｎｇ ａｎ
ｄ ｓｍａｌｌ ｄｌｍｅｎｓｉｏｎ ＤｅｖｉｃｅＦ
ａｂｒｉｃａｔｉｏｎ ” １６５ ｔｈ ｍｅｅｔｉ
ｎｇ ｏｆ Ｅｌｅｃｔｒｏ −ｃｈｅｍｉｃａｌ ５
ｏｃｉｅｔｙ Ａ １９９．Ｍａｙ、 １９８４）。
であるＭＯＳ ＦＥＴ としては、第１図に示す構造
のものが知られている（Ａ、Ｒｅｉｓｍａｎ、“ＬＯＷ
ｔｅｍｐｅｒａｔｕｒｅＰｒｏｃｅｇｇｉｎｇ ａｎ
ｄ ｓｍａｌｌ ｄｌｍｅｎｓｉｏｎ ＤｅｖｉｃｅＦ
ａｂｒｉｃａｔｉｏｎ ” １６５ ｔｈ ｍｅｅｔｉ
ｎｇ ｏｆ Ｅｌｅｃｔｒｏ −ｃｈｅｍｉｃａｌ ５
ｏｃｉｅｔｙ Ａ １９９．Ｍａｙ、 １９８４）。
第１図において、１はＰ″″形のシリコン基板、２゜３
は／リコン基板１の主訝面に形成されたそれぞれ乎形の
ソース領域、ドレイン領域、４，５はシリコン基板１の
主表面にそれぞれソース領域２゜ドレイン領域３からチ
ャンネル領域側にのびて形成されたＰ形の領域、６はシ
リコン基板１の主表面で領域４と５の間に形成されたＰ
形の領域、７は７リコン基板１の主表面に形成された５
ＩＯ２からならゲートｖ化膜、８はゲート酸化膜γ上に
形成きれたポリシリコンまたは金属シリサイドからなる
ゲート１極、９はゲート電極８上に形成されたりフラク
トリ金属からなるゲート電極、１０はゲート電極８，９
の両端に形成されたＳＩＯ，からなるサイドウオールで
ある。ゲート電極８の下の薄いＰ形の領域６はゲートし
きい値電圧Ｖｔｈコントロールのために形成されており
、ＭＯＳ ＦＥＴのショートチャンネル効果を軽減する
作用をする。まだ、ｒの領域４，５はホットキャリア効
果を軽減するために設けられており、ソース側、ドレイ
ン側にそれぞれＮ＋Ｆ Ｐ接合のダイオード構造が形成
されている。
は／リコン基板１の主訝面に形成されたそれぞれ乎形の
ソース領域、ドレイン領域、４，５はシリコン基板１の
主表面にそれぞれソース領域２゜ドレイン領域３からチ
ャンネル領域側にのびて形成されたＰ形の領域、６はシ
リコン基板１の主表面で領域４と５の間に形成されたＰ
形の領域、７は７リコン基板１の主表面に形成された５
ＩＯ２からならゲートｖ化膜、８はゲート酸化膜γ上に
形成きれたポリシリコンまたは金属シリサイドからなる
ゲート１極、９はゲート電極８上に形成されたりフラク
トリ金属からなるゲート電極、１０はゲート電極８，９
の両端に形成されたＳＩＯ，からなるサイドウオールで
ある。ゲート電極８の下の薄いＰ形の領域６はゲートし
きい値電圧Ｖｔｈコントロールのために形成されており
、ＭＯＳ ＦＥＴのショートチャンネル効果を軽減する
作用をする。まだ、ｒの領域４，５はホットキャリア効
果を軽減するために設けられており、ソース側、ドレイ
ン側にそれぞれＮ＋Ｆ Ｐ接合のダイオード構造が形成
されている。
このような構成において、ソース・ドレイン間に電圧Ｖ
Ｄを印加すると、Ｎ−Ｐ接合からＮ″パ形領域４．５と
Ｐ形の領域６とに空乏層といわれる高電界領域が拡がる
。このように空乏層は領域４，５の全域に拡がるため、
その幅Ｗ１が広いほどＮ″′Ｐ′Ｐ接合電界強度が低く
なり、ホットキャリア効果を軽減できる。したがって、
領域４，５の幅Ｗ工は広くすればよいことにはなるが、
別の点かららまり大きくはできない。すなわち、ゲート
電極に電圧を印加してＦＥＴをオン状態にしたとき、こ
の領域４，５はドレイン電流に対する寄生抵抗として働
くために、幅Ｗ工が広いと電圧降下を起こし電流効率が
低くなるという問題がある。
Ｄを印加すると、Ｎ−Ｐ接合からＮ″パ形領域４．５と
Ｐ形の領域６とに空乏層といわれる高電界領域が拡がる
。このように空乏層は領域４，５の全域に拡がるため、
その幅Ｗ１が広いほどＮ″′Ｐ′Ｐ接合電界強度が低く
なり、ホットキャリア効果を軽減できる。したがって、
領域４，５の幅Ｗ工は広くすればよいことにはなるが、
別の点かららまり大きくはできない。すなわち、ゲート
電極に電圧を印加してＦＥＴをオン状態にしたとき、こ
の領域４，５はドレイン電流に対する寄生抵抗として働
くために、幅Ｗ工が広いと電圧降下を起こし電流効率が
低くなるという問題がある。
一方、チャンネル長さＬは小石いほど電流効率が大きく
、しかもゲート領域が小さくなって素子の微細化が可能
となって好ましい。しかし、チャンネル長さＬがサブミ
クロンスケール（例工ば０．５μｍ）に小嘆くなると著
しいショートチャンネル効果が起こり、ｖｔｈ値が極端
に低くなる上にそのバラツキ変動が大きくなって、安定
な性能を得ることが困難になり小さくするにも限度があ
る。
、しかもゲート領域が小さくなって素子の微細化が可能
となって好ましい。しかし、チャンネル長さＬがサブミ
クロンスケール（例工ば０．５μｍ）に小嘆くなると著
しいショートチャンネル効果が起こり、ｖｔｈ値が極端
に低くなる上にそのバラツキ変動が大きくなって、安定
な性能を得ることが困難になり小さくするにも限度があ
る。
したがって、サブミクロンの素子を得るにはホットキャ
リア効果とショートチャンネル効果とを同時に軽減して
なお微細化をはかるために特別に工夫を施妊なければな
らない。
リア効果とショートチャンネル効果とを同時に軽減して
なお微細化をはかるために特別に工夫を施妊なければな
らない。
本発明は、このような点に鑑みて考えられたものであυ
、その目的とするところは、サブミクロンスケールの微
細化素子であってもホットキャリア効果やショートチャ
ンネル効果が十分に軽減でき高性能を保持できるような
半導体装置およびその製造方法を提供することにある。
、その目的とするところは、サブミクロンスケールの微
細化素子であってもホットキャリア効果やショートチャ
ンネル効果が十分に軽減でき高性能を保持できるような
半導体装置およびその製造方法を提供することにある。
本発明は、このような目的を達成するために、チャンネ
ル領域が主表面より凸状に形成された第１導電形で低濃
度の半導体基板に、ソース、ドレインとなる第２導電形
の高濃度領域とこれに接融しかつ凸状チャンネル領域の
側壁に接触する第２導電形の低濃度領域を形成し、さら
にチャンネル領域に埋込まれた第１導電形の領域とチャ
ンネル領域のゲート絶縁膜下に第１導電形の領域を形成
し、例えばＮＮＰＰ 構造にして最大電界強度を低くし
ホットキャリア効果を経減し、かつチャンネルを縦方向
にも形成して平面的チャンネル長舌を短かくしながら実
効的チャンネル長ざは十分にとってショートチャンネル
効果を軽減するようにしたものでおる。
ル領域が主表面より凸状に形成された第１導電形で低濃
度の半導体基板に、ソース、ドレインとなる第２導電形
の高濃度領域とこれに接融しかつ凸状チャンネル領域の
側壁に接触する第２導電形の低濃度領域を形成し、さら
にチャンネル領域に埋込まれた第１導電形の領域とチャ
ンネル領域のゲート絶縁膜下に第１導電形の領域を形成
し、例えばＮＮＰＰ 構造にして最大電界強度を低くし
ホットキャリア効果を経減し、かつチャンネルを縦方向
にも形成して平面的チャンネル長舌を短かくしながら実
効的チャンネル長ざは十分にとってショートチャンネル
効果を軽減するようにしたものでおる。
また、第１導電形の低一度の半導体基板の主表面に、幅
の異なる２つのサイドウオールを利用して凸状にチャン
ネル領域を形成するとともに、凸状チャンネル領域の内
部に第３半導体領域、半導体基板の凸状チャンネル領域
外に第１半導体装置および凸状チャンネル領域の側壁に
第２半導体領域を形成し、次いでゲート絶縁膜上にゲー
ト電極を形成するようにしたものである。
の異なる２つのサイドウオールを利用して凸状にチャン
ネル領域を形成するとともに、凸状チャンネル領域の内
部に第３半導体領域、半導体基板の凸状チャンネル領域
外に第１半導体装置および凸状チャンネル領域の側壁に
第２半導体領域を形成し、次いでゲート絶縁膜上にゲー
ト電極を形成するようにしたものである。
次に本発明を実施例にもとづいて詳細に説明する。
第２図は本発明に係わる半導体装置の一実施例の断面図
であり、第１図と同一または相当部分には同一符号を付
しておる。同図において、シリコン基板１はチャンネル
領域の部分が主表面よシ突き出て凸状に形成されてお９
、この凸状のチャンネル領域の主嚢面にはＰ形の領域６
が形成されている。また、Ｎ′″形の領域４，５は従来
よりも幅Ｗ２が不埒く、凸状のチャンネル領域の側壁に
沿って縦方向に長く形成されており、その間のシリコン
基板１中には所定の間隔をおいてＰ形の領域１１が形成
されている。また、ゲート酸化膜７はＰ影領域６の表面
とてれ、サイドフォール１０はＮ形の領域４，５の側壁
に沿って形成されている。
であり、第１図と同一または相当部分には同一符号を付
しておる。同図において、シリコン基板１はチャンネル
領域の部分が主表面よシ突き出て凸状に形成されてお９
、この凸状のチャンネル領域の主嚢面にはＰ形の領域６
が形成されている。また、Ｎ′″形の領域４，５は従来
よりも幅Ｗ２が不埒く、凸状のチャンネル領域の側壁に
沿って縦方向に長く形成されており、その間のシリコン
基板１中には所定の間隔をおいてＰ形の領域１１が形成
されている。また、ゲート酸化膜７はＰ影領域６の表面
とてれ、サイドフォール１０はＮ形の領域４，５の側壁
に沿って形成されている。
なお、ゲート電極は図示しないが、ゲート酸化膜７上に
形成される。
形成される。
このような構成において、Ｎ−形の領域４．５を凸状を
有するチャンネル領域の側壁に沿って縦方向に設けたこ
とによって、ソース領域２とドレイン領域３との間の距
離が短かくなるので、ソース領域２とドレイン領域３間
のパンチスルー電圧が小さくなり、ショートチャンネル
効果が促進されるが、凸状を有するチャンネル領域内に
埋設されたＰ形の領域１１によって相殺することができ
る。
有するチャンネル領域の側壁に沿って縦方向に設けたこ
とによって、ソース領域２とドレイン領域３との間の距
離が短かくなるので、ソース領域２とドレイン領域３間
のパンチスルー電圧が小さくなり、ショートチャンネル
効果が促進されるが、凸状を有するチャンネル領域内に
埋設されたＰ形の領域１１によって相殺することができ
る。
この場合、Ｎ形の領域４．５の高さＨとその不純物濃度
Ｎ、、、ｐ形の領域６の不純物濃度ＮＡおよび埋込みＰ
形の領域１１の幅り、とその不純物濃度Ｎムが素子のシ
ョートチャンネル効果とホットキャリア効果とのトレー
ドオフを最適値に軽減するように決められる。
Ｎ、、、ｐ形の領域６の不純物濃度ＮＡおよび埋込みＰ
形の領域１１の幅り、とその不純物濃度Ｎムが素子のシ
ョートチャンネル効果とホットキャリア効果とのトレー
ドオフを最適値に軽減するように決められる。
次にこのような半導体装置を製造する方法について説明
する。
する。
第３図（ａ）〜（２））は本発明に係わる半導体装置の
製造方法の一実施例における各工程の断面図である。
製造方法の一実施例における各工程の断面図である。
まず、同図（、）に示すようにＰ″″形のシリコン基板
１にＬＯＣＯ８等のアイソレーション処理をした後、主
表面に極めて薄い第１の５ｉ８Ｎ、膜１５と５ｉｎ２膜
１６と膜厚が比較的厚い（約１００ＯＡ ） ＬＰＣＶ
Ｄ法により形成される第２の５ｉ８Ｎ、膜１７とを順次
形成し、しかる後にリソグラフィ技術にょ９ゲート領域
とするサブミクロン幅の溝を形成すべくこの部分の第１
Ｏ８１８Ｎ、膜１５，５１ｏ２膜１６と第２の５ｉ８Ｎ
、膜１７とを除去する。ここで、薄い５ｉｏ２膜１６は
第１のＳ ｉ 、Ｎ、膜１５のストレス緩和膜である。
１にＬＯＣＯ８等のアイソレーション処理をした後、主
表面に極めて薄い第１の５ｉ８Ｎ、膜１５と５ｉｎ２膜
１６と膜厚が比較的厚い（約１００ＯＡ ） ＬＰＣＶ
Ｄ法により形成される第２の５ｉ８Ｎ、膜１７とを順次
形成し、しかる後にリソグラフィ技術にょ９ゲート領域
とするサブミクロン幅の溝を形成すべくこの部分の第１
Ｏ８１８Ｎ、膜１５，５１ｏ２膜１６と第２の５ｉ８Ｎ
、膜１７とを除去する。ここで、薄い５ｉｏ２膜１６は
第１のＳ ｉ 、Ｎ、膜１５のストレス緩和膜である。
次いで、Ｑつ法により５ｉｎ２膜を溝がほぼ埋められる
程度の厚さく例えば約１０００Ａ程度）に形成した後、
方向性エツチング（例えばＲＩＥ（ＲｅａｃｔｉｖｅＩ
ｏｎ Ｅｔｃｈｉｎｇ））を行なって同図（ｂ）に示す
ように前記溝の内壁に所定幅のｓｌｏ、からなるサイド
フォール１８を形成する。次に第１の５１８Ｎ、膜１５
゜Ｓｉｎ、膜１６および第２の５ＩＢＮ４膜１７をマス
クとしてシリコン基板１にＢ（ホウ素）をイオン注入し
てＰ形の領域１１を形成する。この領域１１は例えば深
でか０．１μｍ程度、？ａ度が１０ 〜ｌＯ個／ｃｍ
のオーダに設定されるが、これらは各条件を考慮して
最適値が選ばれる。次に丈イドウオール１８を酸処理等
により除去した後、同図（Ｃ）に示すように溝部にエピ
タキシャル生長によりシリコン基板゛１と同程度の不純
物濃度のＰ形のエピタキシャル層１９を形成する。この
場合、このエピタキシャル層１９の厚さは溝の深さより
も大きくても小さくても良い。次いで熱酸化によりエピ
タキシャル層１９の表面にＳｉＯ□の酸化膜２０を形成
する。この場合、この熱酸化膜２０の厚ては、後の工程
においてＡ、 （砒素）を注入する際にこれがエピタキ
シャル層１Ｓまで到達しない程度の浮石に設定式れる。
程度の厚さく例えば約１０００Ａ程度）に形成した後、
方向性エツチング（例えばＲＩＥ（ＲｅａｃｔｉｖｅＩ
ｏｎ Ｅｔｃｈｉｎｇ））を行なって同図（ｂ）に示す
ように前記溝の内壁に所定幅のｓｌｏ、からなるサイド
フォール１８を形成する。次に第１の５１８Ｎ、膜１５
゜Ｓｉｎ、膜１６および第２の５ＩＢＮ４膜１７をマス
クとしてシリコン基板１にＢ（ホウ素）をイオン注入し
てＰ形の領域１１を形成する。この領域１１は例えば深
でか０．１μｍ程度、？ａ度が１０ 〜ｌＯ個／ｃｍ
のオーダに設定されるが、これらは各条件を考慮して
最適値が選ばれる。次に丈イドウオール１８を酸処理等
により除去した後、同図（Ｃ）に示すように溝部にエピ
タキシャル生長によりシリコン基板゛１と同程度の不純
物濃度のＰ形のエピタキシャル層１９を形成する。この
場合、このエピタキシャル層１９の厚さは溝の深さより
も大きくても小さくても良い。次いで熱酸化によりエピ
タキシャル層１９の表面にＳｉＯ□の酸化膜２０を形成
する。この場合、この熱酸化膜２０の厚ては、後の工程
においてＡ、 （砒素）を注入する際にこれがエピタキ
シャル層１Ｓまで到達しない程度の浮石に設定式れる。
一方、エピタキシャル層１９の実効的な厚さは、後の工
程において形成されるＮ領域の高さＨを設定することに
なる。次に第２の５Ｌ８Ｎ４膜１７のみを燐酸処理によ
り除去し、この除去した後のシリコン基板１上にＡ、
（砒素）を注入して主表面にＰ形のソース領域２とドレ
イン領域３とを形成する（同図（ｄ））。次にＨＦ液の
酸処理により熱酸化膜２０と５１０２膜１６とを、さら
に燐酸液の酸処理により第１の８，８Ｎ、膜１５をそれ
ぞれ除去した後、全表面にＧ〕法によシＰＳＧ膜を形成
し、方向性エツチング（例えばＲＩＥ ）を行なって同
図（、）に示すようにエピタキシャル層１９の側壁ＫＰ
ＳＧサイドウオール２１を形成する。しかる後、ウェッ
ト雰囲気中でゲート酸化を行なって同図（ｆ）に示すよ
うにエピタキシャル層１９の表面にはゲート酸化膜２２
を、Ｎ層形のソース領域２とドレイン領域３上にはそれ
よりも膜厚の厚い５ＩＯ２膜２３を形成する。同時にＰ
ＳＧサイドワオール２１からエピタキシャル層１９の側
壁に燐の拡散が発生し、ｒ層２４が形成される。次に、
Ｑつ法によりＷ（タングステン）等のリフラクトリ金属
をゲート酸化膜２２上に選択形成場せてゲート電極９を
形成する。この場合、ゲート電極９のパターニングはゲ
ート酸化膜２２の領域をはみ出し、ＰＳＧティドウオー
ル２１を覆うような形状で可能であり、厳密な寸法コン
トロールは不要である。その後、全面に保護用のＰＳＧ
膜を（至）法で形成し、コンタクト孔を介して各電極の
配線を行なって素子を完成させることは言うまでもない
。
程において形成されるＮ領域の高さＨを設定することに
なる。次に第２の５Ｌ８Ｎ４膜１７のみを燐酸処理によ
り除去し、この除去した後のシリコン基板１上にＡ、
（砒素）を注入して主表面にＰ形のソース領域２とドレ
イン領域３とを形成する（同図（ｄ））。次にＨＦ液の
酸処理により熱酸化膜２０と５１０２膜１６とを、さら
に燐酸液の酸処理により第１の８，８Ｎ、膜１５をそれ
ぞれ除去した後、全表面にＧ〕法によシＰＳＧ膜を形成
し、方向性エツチング（例えばＲＩＥ ）を行なって同
図（、）に示すようにエピタキシャル層１９の側壁ＫＰ
ＳＧサイドウオール２１を形成する。しかる後、ウェッ
ト雰囲気中でゲート酸化を行なって同図（ｆ）に示すよ
うにエピタキシャル層１９の表面にはゲート酸化膜２２
を、Ｎ層形のソース領域２とドレイン領域３上にはそれ
よりも膜厚の厚い５ＩＯ２膜２３を形成する。同時にＰ
ＳＧサイドワオール２１からエピタキシャル層１９の側
壁に燐の拡散が発生し、ｒ層２４が形成される。次に、
Ｑつ法によりＷ（タングステン）等のリフラクトリ金属
をゲート酸化膜２２上に選択形成場せてゲート電極９を
形成する。この場合、ゲート電極９のパターニングはゲ
ート酸化膜２２の領域をはみ出し、ＰＳＧティドウオー
ル２１を覆うような形状で可能であり、厳密な寸法コン
トロールは不要である。その後、全面に保護用のＰＳＧ
膜を（至）法で形成し、コンタクト孔を介して各電極の
配線を行なって素子を完成させることは言うまでもない
。
以上説明したように本発明による半導体装置によると、
チャンネル領域が主表面よりも凸状に形成された第１導
電形低濃度の半導体基板に、ソース、ドレインとなる第
２導電形の高濃度領域とこれに接触しかつ凸状チャンネ
ル領域の側壁に接触する第２導電形の低濃度領域を形成
し、さらにチャンネル領域に埋込まれた第１導電形の領
域とゲート絶縁膜下の第１導電形の領域とを形成してソ
ース側、ドレイン側に例えばＮＮＰ Ｐ 接合のダイオ
ード構造を形成することによシ、Ｎ領域の幅を大きくす
ることなく、ＮＰ 接合の最大電界強度を低くできるた
めに、微細化をはかりながら、ホットキャリア効果を軽
減することができ、かつチャンネル領域を縦方向にも形
成することによυ、平面的チャンネル長を短かくしなが
ら、実効的チャンネル長は十分にとることができるため
に微細化をはかりながらショートチャンネル効果を軽減
することができる。
チャンネル領域が主表面よりも凸状に形成された第１導
電形低濃度の半導体基板に、ソース、ドレインとなる第
２導電形の高濃度領域とこれに接触しかつ凸状チャンネ
ル領域の側壁に接触する第２導電形の低濃度領域を形成
し、さらにチャンネル領域に埋込まれた第１導電形の領
域とゲート絶縁膜下の第１導電形の領域とを形成してソ
ース側、ドレイン側に例えばＮＮＰ Ｐ 接合のダイオ
ード構造を形成することによシ、Ｎ領域の幅を大きくす
ることなく、ＮＰ 接合の最大電界強度を低くできるた
めに、微細化をはかりながら、ホットキャリア効果を軽
減することができ、かつチャンネル領域を縦方向にも形
成することによυ、平面的チャンネル長を短かくしなが
ら、実効的チャンネル長は十分にとることができるため
に微細化をはかりながらショートチャンネル効果を軽減
することができる。
また、幅の異なる２つのサイドウォールを利用して半導
体基板に主表面よりも凸状にチャンネル領域を形成する
とともに、凸状チャンネル領域の内部に第３半導体領域
、半導体基板の凸状チャンネル領域外に第１半導体領域
および凸状チャンネル領域の側壁に第２半導体領域を形
成し、次いでゲート絶縁膜上にゲート電極を形成するよ
うにしたため、簡単な工程で高精度に各領域を形成する
ことができ、生産性を向上させることができる。
体基板に主表面よりも凸状にチャンネル領域を形成する
とともに、凸状チャンネル領域の内部に第３半導体領域
、半導体基板の凸状チャンネル領域外に第１半導体領域
および凸状チャンネル領域の側壁に第２半導体領域を形
成し、次いでゲート絶縁膜上にゲート電極を形成するよ
うにしたため、簡単な工程で高精度に各領域を形成する
ことができ、生産性を向上させることができる。
第１図は従来の半導体装置の断面図、第２図は本発明に
よる半導体装置の一実施例の断面図、第３図（ａ）〜請
は本発明による半導体装置の製造方法の一実施例におけ
る各工程の断面図である。 １・・・・シリコン基板、２・・・・ソース領域、３・
・・・ドレイン領域、４，５・・・・Ｎ″″形の領域、
６・・・・Ｐ形の領域、１・・・・ゲート絶縁膜、８，
９・・・・ゲート電極、１１・・・・Ｐ形の領域、１５
・・・・第１の５１８Ｎ、膜、１６・・・・５ｉｎ２膜
、１７・・・・第２の５ｉ８Ｎ。 膜、１８・・ ・・サイドウォール、１９・・・・エピ
タキシャル層、２０・・・・熱酸化膜、２１・・・・Ｐ
ＳＧサイドウオール、２２・・・・ゲート酸化膜、２３
・・・・５１０２膜、２４・・・・Ｎ層。
よる半導体装置の一実施例の断面図、第３図（ａ）〜請
は本発明による半導体装置の製造方法の一実施例におけ
る各工程の断面図である。 １・・・・シリコン基板、２・・・・ソース領域、３・
・・・ドレイン領域、４，５・・・・Ｎ″″形の領域、
６・・・・Ｐ形の領域、１・・・・ゲート絶縁膜、８，
９・・・・ゲート電極、１１・・・・Ｐ形の領域、１５
・・・・第１の５１８Ｎ、膜、１６・・・・５ｉｎ２膜
、１７・・・・第２の５ｉ８Ｎ。 膜、１８・・ ・・サイドウォール、１９・・・・エピ
タキシャル層、２０・・・・熱酸化膜、２１・・・・Ｐ
ＳＧサイドウオール、２２・・・・ゲート酸化膜、２３
・・・・５１０２膜、２４・・・・Ｎ層。
Claims (1)
- 【特許請求の範囲】 １、チャンネル領域が主表面よりも凸状に形成された第
１導電形の低濃度の半導体基板と、前記半導体基板の主
表面に形成された第２導電形の高濃度の第１半導体領域
と、前記第１半導体領域に接触しかつ前記チャンネル領
域の側壁に接触して形成された第２導電形の低濃度の第
２半導体領域と、前記チャンネル領域に埋設された第１
導電形の第３半導体領域と、前記チャンネル領域の主表
面に形成された第１導電形の第４半導体領域と、前記チ
ャンネル領域上に絶縁膜を介して形成されたゲート電極
とを備えたことを特徴とする半導体装置。 ２、第１導電形の低濃度の半導体基板上に溝を有する第
１の絶縁膜を形成する工程と、前記溝の内側に第１のサ
イドウォールを形成しこれをマスクとして前記半導体基
板上に不純物を注入して第１導電形の第３半導体領域を
形成する工程と、前記第１のサイドウォールを除去した
後に溝内に第１導電形の半導体層を形成する工程と、前
記第１導電形の半導体層の表面に第２の絶縁膜を形成し
前記第２の絶縁膜をマスクとして前記半導体基板上に不
純物を注入して第２導電形の高濃度の第１半導体領域を
形成する工程と、前記第１、第２の絶縁膜を除去した後
に第１導電形の半導体層の側壁に第２のサイドウォール
を形成する工程と、前記第１導電形の半導体層、第１導
電形の第３半導体領域の表面に第３の絶縁膜を形成する
とともに前記第２のサイドウオールの第１導電形の半導
体層側に第２導電形の低濃度の第２半導体領域を形成す
る工程と、前記第３の絶縁膜上に前記第１導電形の半導
体層、前記第２の半導体領域および前記第２のサイドウ
ォールを覆うようにゲート電極を形成する工程とを有す
ることを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218302A JPS6197970A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218302A JPS6197970A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197970A true JPS6197970A (ja) | 1986-05-16 |
Family
ID=16717707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218302A Pending JPS6197970A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177027A (en) * | 1990-08-17 | 1993-01-05 | Micron Technology, Inc. | Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path |
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
-
1984
- 1984-10-19 JP JP59218302A patent/JPS6197970A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177027A (en) * | 1990-08-17 | 1993-01-05 | Micron Technology, Inc. | Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path |
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
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