JPS619884A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS619884A JPS619884A JP13026684A JP13026684A JPS619884A JP S619884 A JPS619884 A JP S619884A JP 13026684 A JP13026684 A JP 13026684A JP 13026684 A JP13026684 A JP 13026684A JP S619884 A JPS619884 A JP S619884A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- counter
- address
- control method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
肢夏公互
本発明はメモリのアドレス制御に係り、特に１チップ化
されたメモリアドレスカウンタを複数カスケード接続し
た場合におけるメモリ制御方式に関する。
されたメモリアドレスカウンタを複数カスケード接続し
た場合におけるメモリ制御方式に関する。
従来技術
従来、ＯＣＲにおける辞書メモリなどのように大容量メ
モリのアドレス制御を行なわせる場合にはアドレス信号
が２０ピツ１へ前後にもなり、そのとめ第４図に示すよ
うに、メモリ （メモリブロック）１に対して４ピッ１
〜程度に１チップＩＣ化さ（ｔたカウンタ素子ＣＮＴＲ
をメモリアクセスのピッ１〜数に応じて５，６チップ分
カスケード接続さ陰てそのアドレス制御を行なわせるよ
うにしている。
モリのアドレス制御を行なわせる場合にはアドレス信号
が２０ピツ１へ前後にもなり、そのとめ第４図に示すよ
うに、メモリ （メモリブロック）１に対して４ピッ１
〜程度に１チップＩＣ化さ（ｔたカウンタ素子ＣＮＴＲ
をメモリアクセスのピッ１〜数に応じて５，６チップ分
カスケード接続さ陰てそのアドレス制御を行なわせるよ
うにしている。
このような構成をとるのでは、各カウンタ素子ＣＮＴＲ
のチップ間におけるギャリー信号ＣＹの伝搬に時間を要
してその分キャリー信号ＣＹに゛蓮九が累積してしまい
、そのためｆｆ１５図に丞すように、メモリ１のアクセ
ス後に各カウンタ素子列からなるアドレスカウンタ２の
１ピッ１−分の歩進すなわちインクリメント完了に要す
るｎＸ間Ｔ（ア１（レス不確定期間となる）を見込んだ
うえでメモリ１におけるデータの読出しのサイクルを決
定する必要があるものとなっている。図中、ＡＤＤＲＥ
Ｓはアドレス信号で、データストローブ信号に対する変
化状態を示している。またＴ ａｃｅは、メモリアクセ
ス時間をそれぞれ示している。なお、デーラス１−ロー
ブ信号ＳＴＢの立上りで各カウンタ素子列からなるアド
レスカウンタ２が１ビット分だけ歩進されることになる
。
のチップ間におけるギャリー信号ＣＹの伝搬に時間を要
してその分キャリー信号ＣＹに゛蓮九が累積してしまい
、そのためｆｆ１５図に丞すように、メモリ１のアクセ
ス後に各カウンタ素子列からなるアドレスカウンタ２の
１ピッ１−分の歩進すなわちインクリメント完了に要す
るｎＸ間Ｔ（ア１（レス不確定期間となる）を見込んだ
うえでメモリ１におけるデータの読出しのサイクルを決
定する必要があるものとなっている。図中、ＡＤＤＲＥ
Ｓはアドレス信号で、データストローブ信号に対する変
化状態を示している。またＴ ａｃｅは、メモリアクセ
ス時間をそれぞれ示している。なお、デーラス１−ロー
ブ信号ＳＴＢの立上りで各カウンタ素子列からなるアド
レスカウンタ２が１ビット分だけ歩進されることになる
。
いま例えばメモリ（メモリブロック）１のアドレス′ビ
ット数を２４ビツトとし、１チップ当り４ピツ１〜のＩ
Ｃ化されたカウンタ素子ＣＮＴＲを６個カスケード接続
させた場合、各カウンタ素子ＣＮＴＲ間におけるキャリ
ー信号の伝搬に要する遅延時間をＴｏとすると、そのカ
ウンタ素子列からなるアドレスカウンタ２の全体で５Ｔ
ｏのキャリー遅延時間を生ずることになる。なおＴＯと
しては普通１０ｎＳｅｃ程度であり、その場合全体のキ
ャリー遅延時間Ｔは５０ｎＳｅｃ程度となる。
ット数を２４ビツトとし、１チップ当り４ピツ１〜のＩ
Ｃ化されたカウンタ素子ＣＮＴＲを６個カスケード接続
させた場合、各カウンタ素子ＣＮＴＲ間におけるキャリ
ー信号の伝搬に要する遅延時間をＴｏとすると、そのカ
ウンタ素子列からなるアドレスカウンタ２の全体で５Ｔ
ｏのキャリー遅延時間を生ずることになる。なおＴＯと
しては普通１０ｎＳｅｃ程度であり、その場合全体のキ
ャリー遅延時間Ｔは５０ｎＳｅｃ程度となる。
しかして、ＯＣＲの辞書検索などのように大容量のメモ
リ１を連続的にアクセスする場合し；は、前述の時間Ｔ
による処理時間の増大が無視することができなくなり、
大容量のメモリ１に対するデータの読出しくまたはデー
タの書込み）を高速で行なわせることができないものに
なっている。
リ１を連続的にアクセスする場合し；は、前述の時間Ｔ
による処理時間の増大が無視することができなくなり、
大容量のメモリ１に対するデータの読出しくまたはデー
タの書込み）を高速で行なわせることができないものに
なっている。
１蝮
本発明は以上の点を考慮してなされたもので、複数ビッ
ト分の１チップ化されたカウンタ素子を複数カスケード
接続させてメモリのアドレス制御を行なわせる際、メモ
リに対するデータの読出しおよび書込みを各カウンタ素
子のチップ間におけるキャリー信号の遅延の影響を受け
ることなく高速で行なわせることができるようにしたメ
モリ制御方式を提供するものである。
ト分の１チップ化されたカウンタ素子を複数カスケード
接続させてメモリのアドレス制御を行なわせる際、メモ
リに対するデータの読出しおよび書込みを各カウンタ素
子のチップ間におけるキャリー信号の遅延の影響を受け
ることなく高速で行なわせることができるようにしたメ
モリ制御方式を提供するものである。
棗底
本発明は、その目的達成のため、ｎ ＋ １ピツ１への
メモリ （メモリブロック）に対して１チップ化された
カウンタ素子を複数カスケード接続させたｎピッ１〜の
カウンタブロックを２つ並列的に設けてメモリの上位ア
ドレス線にそれら各カウンタブロックを交互に切換接続
させる手段と、メモリの最下位アドレスに” １ ”、
” ０ ”の名レベル信号を交互に選択的にダ、える
手段と、一方のカウンタブロックがメモリに接続されて
メモリアクセスが実行されている間にメモリから切り雛
されている他方のカウンタブロックの歩進動作を行なわ
せる手段とをとるようにしている。
メモリ （メモリブロック）に対して１チップ化された
カウンタ素子を複数カスケード接続させたｎピッ１〜の
カウンタブロックを２つ並列的に設けてメモリの上位ア
ドレス線にそれら各カウンタブロックを交互に切換接続
させる手段と、メモリの最下位アドレスに” １ ”、
” ０ ”の名レベル信号を交互に選択的にダ、える
手段と、一方のカウンタブロックがメモリに接続されて
メモリアクセスが実行されている間にメモリから切り雛
されている他方のカウンタブロックの歩進動作を行なわ
せる手段とをとるようにしている。
以下、添イ」図面を参照し７て本発明の一実施例につい
て詳述する。
て詳述する。
第１図は本発明によるメモリ制御方式を具体的に実゛施
するためのシステム構成例を示すもので、ここではｎ＋
１ピッ１−のメモリ（メモリブロック）１に文４して各
１チップ化されたカウンタ素子を複数カスケード接続さ
せることにより形成されたｎピット分の２つのカウンタ
ブロック３，４が並列的に設けられ、各カウンタブロッ
ク３，４におけるｎピット分の出力線Ｑ０ 〜Ｑ ｎ−
ｓがグー１−回路５１〜５ｎをそれぞれ介してメモリ１
の上位ア１−レス綿Ａ１ 〜Ａｎに選択的に接続される
ようになっている。またハイレベル信号” Ｉ ”およ
びローレベル信号” ｏ ”をそ扛そ；１を発生する６
信号発生器６゜７が設けられ、各レベル信号の出力線が
グー１−面路５０を介してメモリ１の最下位のアドレス
線Ａに選択的に接続されるようになっている。さらにコ
ン１−ローラ８が設けられ、そのコン１〜ローラ８から
出さ、ｈるクリア信号ＣＬＲにより各カウンタブロック
３，４かクリアされ、同じくインクリメント信号Ｉ Ｎ
Ｃ１によりカウンタブロック３が、またインクリメン
１−信号ｌＮＣ２によりカウンタブロック４がそれぞれ
歩進動作し、さらにコン１−ローラ８から出されるグー
１−制御４６号Ｇ１、Ｇ２により各ゲート回ｊ１８５０
〜５ｎにおける入カゲー１〜切換がそれぞれなされるよ
うになっている。なおゲート・回路５０としては、信号
発生器６の出力信号とケート制御信七Ｇ１とのアン１〜
をとるＡＮＤ回路と、信号発生器７の出力信号とゲー１
へ制御化％ Ｇ ２とのアンドをとるＡＮＤＩ！ｌ！ｌ
路と、それら各ＡＮＤ回路の出力信号のオアをとるＯＲ
回路とからなっている。なお各カウンタプロッタ３，４
としては、インクリメント信号ＩＮＣに応じた１回の歩
進動作により＋２のカラン１−アップがなされるように
なっている。また各ゲー１へ回路５１〜５ｎとしては、
カウンタブロック３における各ピッ１−出力信号とゲー
ト制御信号Ｇ１とのアンドをとるＡＮＤ回路と、カウン
タブロック３における各ビット出力信号とグー１−制御
信号Ｇ２とのアン１−をとるＡＮＤ回路と、それら各Ａ
ＮＤ回路の出力信号のオアをとるＯＲ回路とからそれぞ
れなっている。
するためのシステム構成例を示すもので、ここではｎ＋
１ピッ１−のメモリ（メモリブロック）１に文４して各
１チップ化されたカウンタ素子を複数カスケード接続さ
せることにより形成されたｎピット分の２つのカウンタ
ブロック３，４が並列的に設けられ、各カウンタブロッ
ク３，４におけるｎピット分の出力線Ｑ０ 〜Ｑ ｎ−
ｓがグー１−回路５１〜５ｎをそれぞれ介してメモリ１
の上位ア１−レス綿Ａ１ 〜Ａｎに選択的に接続される
ようになっている。またハイレベル信号” Ｉ ”およ
びローレベル信号” ｏ ”をそ扛そ；１を発生する６
信号発生器６゜７が設けられ、各レベル信号の出力線が
グー１−面路５０を介してメモリ１の最下位のアドレス
線Ａに選択的に接続されるようになっている。さらにコ
ン１−ローラ８が設けられ、そのコン１〜ローラ８から
出さ、ｈるクリア信号ＣＬＲにより各カウンタブロック
３，４かクリアされ、同じくインクリメント信号Ｉ Ｎ
Ｃ１によりカウンタブロック３が、またインクリメン
１−信号ｌＮＣ２によりカウンタブロック４がそれぞれ
歩進動作し、さらにコン１−ローラ８から出されるグー
１−制御４６号Ｇ１、Ｇ２により各ゲート回ｊ１８５０
〜５ｎにおける入カゲー１〜切換がそれぞれなされるよ
うになっている。なおゲート・回路５０としては、信号
発生器６の出力信号とケート制御信七Ｇ１とのアン１〜
をとるＡＮＤ回路と、信号発生器７の出力信号とゲー１
へ制御化％ Ｇ ２とのアンドをとるＡＮＤＩ！ｌ！ｌ
路と、それら各ＡＮＤ回路の出力信号のオアをとるＯＲ
回路とからなっている。なお各カウンタプロッタ３，４
としては、インクリメント信号ＩＮＣに応じた１回の歩
進動作により＋２のカラン１−アップがなされるように
なっている。また各ゲー１へ回路５１〜５ｎとしては、
カウンタブロック３における各ピッ１−出力信号とゲー
ト制御信号Ｇ１とのアンドをとるＡＮＤ回路と、カウン
タブロック３における各ビット出力信号とグー１−制御
信号Ｇ２とのアン１−をとるＡＮＤ回路と、それら各Ａ
ＮＤ回路の出力信号のオアをとるＯＲ回路とからそれぞ
れなっている。
このように構成されたものにおいて、本発明によるメモ
リ制御方式にあっては、まずコン１−ローラ８の制御下
で各カウンタブロック３．４をそれぞれクリアするとと
もに、グー１−信号Ｇ１を” ｏ ”に、グー１−信号
Ｇ２を１１１ Ｈにして、信月発生器７からの出力信号
” ｏ ”をグー１−回路５０を介してメモリ１におけ
る最下位アドレスＡ６ に加え、カウンタブロック３
における各ピッ１ル出力信号Ｑ、〜Ｑ ｎ−１をゲー１
へ回路５１〜５ｎをそれぞれ介してメモリ１における上
位アドレスＡ、〜Ａ ｎに加える。
リ制御方式にあっては、まずコン１−ローラ８の制御下
で各カウンタブロック３．４をそれぞれクリアするとと
もに、グー１−信号Ｇ１を” ｏ ”に、グー１−信号
Ｇ２を１１１ Ｈにして、信月発生器７からの出力信号
” ｏ ”をグー１−回路５０を介してメモリ１におけ
る最下位アドレスＡ６ に加え、カウンタブロック３
における各ピッ１ル出力信号Ｑ、〜Ｑ ｎ−１をゲー１
へ回路５１〜５ｎをそれぞれ介してメモリ１における上
位アドレスＡ、〜Ａ ｎに加える。
このアドレス状態においてメモリ１からデータの読出し
を行なわせ、その読み出されたデータをバッファレジス
タ９に取り込むス１へローブ信号ＳＴＢのタイミングで
インクリメント・信号ｌＮＣ２をカウンタブロック４に
与えてその歩進動作を行なわせる。
を行なわせ、その読み出されたデータをバッファレジス
タ９に取り込むス１へローブ信号ＳＴＢのタイミングで
インクリメント・信号ｌＮＣ２をカウンタブロック４に
与えてその歩進動作を行なわせる。
次に、インクリメント信号ｌＮＣ２の後縁でゲート制御
信号Ｇｌ、Ｇ２の切換を行なわせてゲート信号Ｇ１を＃
１１１に、ゲート信号Ｇ２を” ｏ ”にし、それに
より信号発生器Ｇからの出力信号ｒｒ ＋、 ｎをゲー
ト回路５０を介してメモリ１における最下位アドレスＡ
に加え、カウンタブロック４における各ピッ１ル出力
信号Ｑ０〜Ｑｎ＝１をゲート回路５］〜５ｎをそれぞれ
介してメモリ１における上位アドレスΔ１〜Ａ ｒ＋に
加える。
信号Ｇｌ、Ｇ２の切換を行なわせてゲート信号Ｇ１を＃
１１１に、ゲート信号Ｇ２を” ｏ ”にし、それに
より信号発生器Ｇからの出力信号ｒｒ ＋、 ｎをゲー
ト回路５０を介してメモリ１における最下位アドレスＡ
に加え、カウンタブロック４における各ピッ１ル出力
信号Ｑ０〜Ｑｎ＝１をゲート回路５］〜５ｎをそれぞれ
介してメモリ１における上位アドレスΔ１〜Ａ ｒ＋に
加える。
このアドレス状態においてメモリｌからデータの読出し
を行なわせ、その読み出されたデータをバッファレジス
タ９に取り込むストローブ信号ＳＴＢのタイミングでイ
ンクリメント信号ＩＮ（，１をカウンタブロック３に与
えてその歩進動作を行なわせる。
を行なわせ、その読み出されたデータをバッファレジス
タ９に取り込むストローブ信号ＳＴＢのタイミングでイ
ンクリメント信号ＩＮ（，１をカウンタブロック３に与
えてその歩進動作を行なわせる。
以上の動作を必要なだけ繰り返すことにより、はぼメモ
リ１のアクセス時間で決まる速度でメモリ］から連続的
にデータの読出しを行なわせることができるようになる
。
リ１のアクセス時間で決まる速度でメモリ］から連続的
にデータの読出しを行なわせることができるようになる
。
第２図に、そのときの各部信号のタイミングを示してい
る。図中、Ａ、ＤＤＲＥＳｌはカウンタブロック３がメ
モリ１に接続されているときのアドレス信号を、Ａ Ｄ
Ｄ ＲＥ Ｓ ２はカウンタブロック４かメモリ１に
接続されているときのアドレス信う−を□そ、ｈぞれ示
している。
る。図中、Ａ、ＤＤＲＥＳｌはカウンタブロック３がメ
モリ１に接続されているときのアドレス信号を、Ａ Ｄ
Ｄ ＲＥ Ｓ ２はカウンタブロック４かメモリ１に
接続されているときのアドレス信う−を□そ、ｈぞれ示
している。
なお、カウンタブロック３，４をそれぞれ形成する各カ
ウンタ素子に３ステート出力が可能なものを使用するよ
うにすればゲート回路５］〜５ｎは不要となる。
ウンタ素子に３ステート出力が可能なものを使用するよ
うにすればゲート回路５］〜５ｎは不要となる。
第３図は本発明の他の実施例を示すもので、この場合は
メモリ１におけるデータの読出し開始を任悠、のアドレ
スから行なわせることができるようにしている。すなわ
ち、初期値ロード用のｒ＋ ＋１ピノ１−からなるアド
レスデータのうちの上位［１ビット分のデータＤＨ−Ｄ
ｎをコントローラ８′から出されるロード信号ＬＤに
応じて各カウンタブロック３，４にそれぞれ取り込ませ
るとともに。
メモリ１におけるデータの読出し開始を任悠、のアドレ
スから行なわせることができるようにしている。すなわ
ち、初期値ロード用のｒ＋ ＋１ピノ１−からなるアド
レスデータのうちの上位［１ビット分のデータＤＨ−Ｄ
ｎをコントローラ８′から出されるロード信号ＬＤに
応じて各カウンタブロック３，４にそれぞれ取り込ませ
るとともに。
アドレスデータのうちの最下位ピッＩ−のデータＤ０を
ロード信号ＬＤに応じてフリップフロップｌＯに取り込
んでその状態の初期セットを行なわせ、そのフリップフ
ロップ１０のＱ出力をゲート信号Ｇ１として、そのＱ出
力をゲーＩ・信号Ｇ２としてそれぞれ用いるようにし°
Ｃいる。またこの場合には、フリップフロップ１０のＱ
出力（ゲー１へ信号Ｇ２）とストローブ信号ＳＴＢとの
アンド信号をカウンタブロック３のインクリメンＩ〜信
号とし、またそのＱ出力（グー１−信号Ｇ １． ）と
スＩ−ローブ信号ＳＴＢとのアンド信号をカウンタブロ
ック４のインクリメント・信号としている。
ロード信号ＬＤに応じてフリップフロップｌＯに取り込
んでその状態の初期セットを行なわせ、そのフリップフ
ロップ１０のＱ出力をゲート信号Ｇ１として、そのＱ出
力をゲーＩ・信号Ｇ２としてそれぞれ用いるようにし°
Ｃいる。またこの場合には、フリップフロップ１０のＱ
出力（ゲー１へ信号Ｇ２）とストローブ信号ＳＴＢとの
アンド信号をカウンタブロック３のインクリメンＩ〜信
号とし、またそのＱ出力（グー１−信号Ｇ １． ）と
スＩ−ローブ信号ＳＴＢとのアンド信号をカウンタブロ
ック４のインクリメント・信号としている。
肱匙
以上、本発明によるメモリ制御方式にあっては。
１チップ化されたカウンタ素子をカスケード接続させて
アドレスカウンタを構成したものにあって、各カウンタ
素子間におけるキャリー信号の遅延に起因するアドレス
カウンタの動作速度の低下在防止することができ、キャ
リー倍旧の遅延の影響を受けることなくメモリに対する
データの読出し、書込みを高速で行なわせることができ
るという優れた利点を有している。
アドレスカウンタを構成したものにあって、各カウンタ
素子間におけるキャリー信号の遅延に起因するアドレス
カウンタの動作速度の低下在防止することができ、キャ
リー倍旧の遅延の影響を受けることなくメモリに対する
データの読出し、書込みを高速で行なわせることができ
るという優れた利点を有している。
第１図は本発明によるメモリ制御方式を具体的に実施す
るためのシステム構成例を示すブロック図、第２図は同
実施例における各部信号のタイミングを示すタイムチャ
ー１−１第３図は本発明によるメモリ制御方式を具体的
に実施するだめの他のシステム構成例を示すブロック図
、第４図は一般的な１チップ化されたカウンタ素子列か
らなるメモリのアドレスカウンタを示す図、第５図は第
４図の構成におけるデータストローブ信号に刺するアド
レス信号の状態変ｆヒを示すタイムチー・−１−である
。
るためのシステム構成例を示すブロック図、第２図は同
実施例における各部信号のタイミングを示すタイムチャ
ー１−１第３図は本発明によるメモリ制御方式を具体的
に実施するだめの他のシステム構成例を示すブロック図
、第４図は一般的な１チップ化されたカウンタ素子列か
らなるメモリのアドレスカウンタを示す図、第５図は第
４図の構成におけるデータストローブ信号に刺するアド
レス信号の状態変ｆヒを示すタイムチー・−１−である
。
Claims (1)
- ｎ＋１ビットのメモリに対して１チップ化されたカウ
ンタ素子を複数カスケード接続させたｎビットのカウン
タブロックを２つ並列的に設けてメモリの上位アドレス
線にそれら各カウンタブロックを交互に切換接続させる
手段と、メモリの最下位アドレスに“１”、“０”の各
レベル信号を交互に選択的に与える手段と、一方のカウ
ンタブロックがメモリに接続されてメモリアクセスが実
行されている間にメモリから切り離されている他方のカ
ウンタブロックの歩進動作を行なわせる手段とをとるよ
うにしたメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13026684A JPS619884A (ja) | 1984-06-25 | 1984-06-25 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13026684A JPS619884A (ja) | 1984-06-25 | 1984-06-25 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619884A true JPS619884A (ja) | 1986-01-17 |
Family
ID=15030167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13026684A Pending JPS619884A (ja) | 1984-06-25 | 1984-06-25 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619884A (ja) |
-
1984
- 1984-06-25 JP JP13026684A patent/JPS619884A/ja active Pending
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