JPS619892A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、記憶装置技術さらには半導体記憶装置に適
用して特に有効な技術に関するもので、たとえば、スタ
チックＲＡＭに利用して有効な技術に関するものである
。

〔背景技術〕

例えば、１９８３年１１月２８日に株式会社サイエンス
フォーラム発行の超ＬＳＩデバイスハンドブック３０８
〜３１２頁には、半導体記憶装置として形成されるＭＯ
３型スタチックＲＡＭに関する技術が記載されている。

こ・のスタチックＲＡＭを例にとって説明すると、この
種の記憶装置では、複数のワード線と複数のデータ線を
それぞれ択一的に選択駆動することによって多数の記憶
セルの中の任意の記憶セルが選択されるとともに、各デ
ータ線をそれぞれプリチャージするためのインピーダン
ス素子がデータ線ごとに設けられている。

記憶セルは行と列のマトリックス状に配列されて記憶ア
レイをなす。この記憶アレイには、それぞれ複数ずつの
ワード線およびデータ線が行方向および列方向に布線さ
れている。

ここで、いずれが１つの行のワード線を選択すると、こ
の選択ワード線上の多数の記憶セルがそれぞれデータ線
に接続される。このとき、同時にいずれが１つの列のデ
ータ線を選択すると、この選択データ線と上記選択ワー
ド線の交差個所に接続された記憶セルが選択される。そ
して、この選択記憶セルに対する記憶情報の読出あるい
は書込が上記選択データ線を介して行なわれるようにな
る。

ところで、上述の場合、選択される記憶セルは１つであ
るが、このときに選択されたワード線上に並ぶ１行分の
記憶セルは全てデータ線に接続される。これにより、各
データ線にはそれぞれ、記憶セル１個分の負荷電流が上
記インピーダンス素子を介して流れる。この負荷電流の
総量は、各ワード線に接続されている記憶セルの数に比
例する。

例えば各ワード線上にそれぞれ６４個の記憶セルが配列
されていて、記憶セル１個あたりに０．１５ｍＡの負荷
電流が流れるとすると、全体としては０．１５　（ｍＡ
）Ｘ６４　（個）＝９．６ｍＡの負荷電流が選択時に流
れる。この位の電流ならば、それほど大したこともない
が、記憶セルの数が多くなってくると、その負荷電流の
大きさが問題とな、ってくる。

それでも、記憶容量が１６にビットあるいは６４にピッ
１〜位までは、例えば、上記インピーダンス素子の等価
インピーダンスを高くして各データ線に流れる負荷電流
を少なくすることなどによって、何とか間に合わすこと
ができた。

しかし、それ以上の大記憶容量、例えば２５６にビット
以上の大容量になると、上記インピーダンス素子の等価
インピーダンスを高くするといったような手段が通用し
なくなってくる。上記等価インピーダンスは、これを余
り高くしすぎると、例えばデータ線に寄生する浮遊容量
などによって該データ線の時定数が大きくなり、このた
めに動作速度が大幅に低下してしまうといったような問
題が生じてくる。

そこで、例えば２５６にビットＲ，Ａ　Ｍなどは、ワー
ド線を分割して１つの選択ワード線に接続される記憶セ
ルの数を少なくするなどの手段が提案されている。しか
しながら、ワード線を分割すると、記憶アレイの配列が
不整形になって半導体チップ上でのレイアウト設計が苦
しくなり、さらに分割されたワード線を選択するデコー
ダなどの周辺回路のレイアウト構成も複雑化してしまう
といった問題が生じやすい。

〔発明の目的〕

この発明の目的は、比較的簡単な構成でもって。

また動作速度を低下させることなく、記憶装置の大容量
化を消費電流の大幅な増大を伴わずに可能にする技術を
提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、データ線をプリチャージするためのインピー
ダンス素子の等価インピーダンスを選択的に可変制御す
ることにより、比較的簡単な構成でもって、また動作速
度を低下させることなく。

記憶装置の大容量化を消費電流の大幅な増大を伴わずに
可能にする、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同−附号は同一あるいは相当部分を
示す。

第１図はこの発明による記憶装置の一実施例を示す。

同図に示す記憶装置は、半導体記憶装置として構成され
たＭＯ８型スタチックＲ””Ａ　Ｍであって。

スタチッタ方式によって動作する。

第１図に示すスタチックＲＡＭは、先ず、多数の記憶セ
ルＭ］、１〜Ｍ　ｍ　ｎを行と列のマトリックス状に配
列してなる記憶アレイ１を有する。この記憶アレイ１に
は、複数本のワード線Ｗおよび２本を対とする複数対の
データ線Ｄｉ、Ｄ２がＸ方向（行方向）およびＹ方向（
列方向）にそれぞれ布線されている。

また、アドレスバッファ１１，１２、Ｘデコーダ１２．
Ｙデユーダ２２が設けらけている。これらによってアド
レス信号Ａｉが２つの択一的な選択信号Ｘ１〜Ｘｍ、Ｙ
ｌ〜Ｙｎにデコードされるようになっている。その一方
の選択信号は、Ｘ選択信号Ｘ１〜Ｘｍとして、Ｘドライ
バ１３を介して、各ワード線Ｗに与えられる。これによ
り、いずれか１本のワード線Ｗだけが選択されて能動化
されるようになっている。また、その他方の選択信号は
、Ｙ選択信号Ｙ１〜Ｙｎとして、Ｙ選択スイッチ列２３
に与えられる。そして、このＹ選択スイッチ２３介して
、いずれか１対のデータ線ＤＩ、Ｄ２が選択されて読出
センス回路３１に接続されるようになっている。

そのほかには、書込／読出制御回路３２などが設けられ
ている。

書込／読出制御回路３２は、外部から与えられる書込制
御信号（ライト・イネーブル）ＷＥおよびチップ選択信
号Ｃ８によって動作する。ＷＥおよびＣ８が共に能動に
なると、記憶装置が書込モードとなる。この読出モード
のときに入力される書込データＤ１がアドレス信号Ａ１
によって選択される記憶セルに書込まれる。また、ＷＥ
が非能動でＣ８が能動になると、記憶装置が読出モード
となる。この読出モードのときには、アドレス信号Ａ１
によって選択される記憶セルの記憶内容が上記読・出セ
ンス回路３１から読出データＤｏとして出力される。

ここで、上記データ線ＤＩ、Ｄ２はそれぞれ、所定の等
価インピーダンスをもつインピーダンス素子によってプ
リチャージされるようになっている。このインピーダン
ス素子はｎチャンネル型ＭＯ８電界効果トランジスタｍ
１によって構成され、そのゲートに与えられる電圧Ｖｇ
ｌによって所定の等価抵抗をみつようになっている。こ
のＭＯ８電界効果トランジスタｍ１は、いわゆる吊りＭ
ＯＳあるいはプルアンプＭＯ８と呼ばれているもので、
このＭＯ８電界効果トランジスタｍ１によってデータ線
Ｄ１．Ｄ２の電位が電源Ｖｃｃの電位側に弱く引張られ
るようになっている。つまり、データ線Ｄｉ、Ｄ２がプ
リチャージされるようになっている。このｎチャンネル
型プルアップＭＯ８電界効果Ｉ−ランジスタｍ１は、従
来においては、そのゲートが電源ＶｃｃｌＣ接続されば
なしし；されることにより、その等価抵抗が一定値に固
定されていた。ところが、この実施例では、詳細は後述
するが、その等価抵抗値が選択信号によって可変制御さ
れるようになっている。

第２図は上記データ線Ｄｉ、Ｄ２と上記ｎチャンネル型
プルアップＭＯ８電界効果トランジスタｍ１の接続部分
を取出して示す。

第２図において、記憶セルＭｘｙとデータ線Ｄ１゜Ｄ２
の間にはそれぞれスイッチ用ＭＯ３電界効果トランジス
タｍ２が介在している。このＭＯ３電界効果トランジス
タｍ２はワード線Ｗ側から導通制御されるようになって
いる。

ここで、上記ＭＯ８電界効果トランジスタｍ２は、ワー
ド線Ｗが非選択のときには非導通状態を保つ。これによ
り、非選択ワード線Ｗ上の記憶セルＭｘｙはそれぞれデ
ータ線ＤＩ、Ｄ２から電気的に切り離される。

他方、ワード線Ｗが選択されて能動化されると、この選
択ワード線Ｗに沿って、上記ＭＯ８電界効果トランジス
タＭ２が導通駆動される。これしこより、その選択ワー
ド線Ｗ上の記憶セルＭｘｙがそれぞれデータ線Ｄｉ、Ｄ
２に接続される。

データ線ＤＩ、Ｄ２が記憶セルＭｘｙに接続されると、
そのデータ線ＤＩ、Ｄ２の電位が記憶セルＭｘｙの記憶
内容に応じて相補的に変化する。このとき、その記憶セ
ルＭｘｙの記憶内容に応じて、いずれか一方のデータ線
Ｄｉ（Ｄ２）から記憶セルＭｘｙに負荷電流１ｍが流れ
る。また、その他方のデータ線Ｄ２（Ｄｉ）には記憶セ
ルＭｘｙから電流が流れる。このように、データ線Ｄ１
．．Ｄ２と記憶セルＭｘｙとの間で電流が流れることシ
；よって、該データ線Ｄｉ、Ｄ２における電位が該記憶
セルＭｘｙの記憶内容に応じて相補的に変化する。ここ
で、データ線Ｄ］、、Ｄ２から記憶セルＭｘｙに流れる
負荷電流Ｉｍは、電源Ｖｃｃから上記ゾルアップＭＯＳ
電界効果トランジスタｍｌを介して供給される。この供
給電流が大きいほど、データ線ＤＩ。

Ｄ２の電位が記憶セルＭＸｙの記憶内容に応じた電位に
確定するまでの時間が短くなる。しかし、その供給電流
が大きいと、前述したように、記憶装置の消費電流増大
をもたらす。

そこで、この実施例では、上記ｎチャンネル型プルアッ
プＭＯ８電界効果トランジスタｍ１のグー１〜電圧Ｖｇ
ｌをデータ線ごとに個々に可変制御するようにしている
。このゲート電圧Ｖｇｌの可変制御は、データ線を選択
するためのＹ選択信号ｙｙを用いて行なうようにしてい
る。すなわち、いずれか１対のデータ線Ｄｉ、Ｄ２がＹ
選択信号ｙｙによって選択されると、この選択データ線
ＤＩ。

Ｄ２をプリチャージするためのゾルアップＭＯＳ電界効
果トランジスタｍ１のゲート電圧ＶｇＩだけが、上記Ｙ
選択信号ｙｙによって選択的に高められる。これにより
、その選択データ線ＤＩ。

Ｄ２のゾルアップＭＯＳ電界効果トランジスタｍ１の等
価抵抗だけが相対的に低くなる。この結果、全体の消費
電流をそれほど増すことなく１選択データ線ＤＩ、Ｄ２
だけに十分な負荷電流Ｉｍを流すことができるようにな
る。そして、これにより、その選択データ線ＤＩ、Ｄ２
の電位が記憶セルＭｘｙの記憶内容に応じた電位に確定
するまでの時間を短くして動作速度を速めることができ
るようになる。

こ・こで、Ｙ選択信号ｙｙによる上記ゾルアップＭＯＳ
電界効果トランジスタｍ１のゲート電圧Ｖｇｌの制御は
、第２図に示す実施例では、電源Ｖｃｃと接地電位の間
に直列接続された２つのｐチャンネルＭＯ３電界効果ト
ランジスタｍ３とｍ４による電位発生回路４１を用いて
行なわれる。この電位発生回路４１は各データ線Ｄｉ、
Ｄ２ごとに設けられる。この電位発生回路４１の電源Ｖ
ＣＣ側のｐチャンネル型ＭＯ３電界効果トランジスタｍ
３のゲートは接地電位に接続される。また、そこれによ
り、その２つのｐチャンネルＭＯ８電界効果トランジス
タｍ３．ｍ４のノート電位が上記Ｙ選択信号ｙｙの状態
に応じて変化する。このノード電位が上記プルアップＭ
Ｏ５電界効果１−ランジスタｍｌにゲート電圧Ｖｇｌと
して与えらＪしる。

これによって、選択されたデータａＤ］、Ｄ２に設けら
れたゾルアップＭＯＳ電界効果トランジスタｍ１の等価
抵抗だけが相対的に低下させらｊしるようになっている
。

上記電位発生回路４１は、例えば第３図に示すように、
２つのＰチャンネルＭＯ８電界効果トランジスタｍ４．
ｍ４、抵抗Ｒ３、およびダイオード列Ｄ１〜Ｄ５によっ
て構成することもできる。

また、第４図に示すように、２つの電位発生回路４１．
．４２を設ける。そして、その一方の回路４１でもって
、ゾルアップＭＯＳ電界効果トランジスタｍ１の等価抵
抗をＹ選択信号ｙｙによって可変制御する。また、その
他方の回路４２でもって、記憶セルＭｘｙの動作電源電
圧を上記Ｙ選択信号ｙｙによって可変制御する。すると
、非選択データ線に流れる負荷電流１ｍの総量とともに
、非選択記憶セル内の動作電流の総量も節減されるよう
になり、これにより一層の低消費電流化が可能になる。

〔効果〕

（１）複数のデータ線をそれぞれプリチャージするため
のインピーダンス素子の等価インピーダンスをデータ線
ごとに可変制御するようになすととも・に１選択された
データ線に設けられたインピーダンス素子だけを相対的
に低インピーダンス化するようにしたことにより、比較
的簡単な構成でもって、また動作速度を低下させること
なく、記憶装置の大容量化を消費電流の大幅な増大を伴
わずに可能にすることができる、という効果が得られる
。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記データ
線対は、そのいずれか一方だけの電位が選択記憶セルの
記憶内容に応じて変化し、その他方は基準電位が与えら
れるダミー線であってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８型スタチック
ＲＡＭ技術に適用した場合について説明したが、それに
限定されるものではなく、例えば、ＲＯＭあるいはダイ
ナミックＲＡＭなどにも適用できる。少なくともプリチ
ャージされるデータ線を介して選択記憶セルの記憶内容
を読取る条件のものには適用できる。

【図面の簡単な説明】

第１図はこの発明による記憶装置の一実施例を示すブロ
ック図、 第２図は第１図に示した記憶装置の要部実施例を示す回
路図 第３図はこの発明の別の実施例における要部を示す回路
図 第４図はこの発明のさらに別の要部実施例を示す回路図
である。 １・・・記憶セルアレイ、Ａｉ・・・アドレス信号、１
１．２１・・・アドレスバッファ、１２・・・Ｘデコー
ダ、２２・・・Ｙデコーダ、１３・・・Ｘドライバ、２
３・・・Ｙ選択スイッチ列、Ｘ１〜Ｘｍ・・ワード線選
択信号（Ｘ選択信号）、Ｙ１〜Ｙｎ、Ｙｙ・・・データ
線選択信号（Ｙ選択信号）、Ｍｌ　１−Ｍｍｎ。 Ｍ　ｘ　ｙ・・・記憶セル、Ｗ・・・ワード線、ＤＩ、
Ｄ２・・・データ線、３１・・・読出センス回路、３２
・・・書込／読出制御回路、ｍｌ・・・プルアップ用Ｍ
Ｏ８電界効果トランジスタ、Ｖｇｌ・・・ゾルアップ用
ＭＯ３電界効果トランジスタのゲート電圧、ｍ２・・ｎ
チャンネル型プルアップＭＯ３電界効果トランジスタ、
ｍ３．ｍ４・・・Ｐチャンネル型ＭＯ８電界効果１−ラ
ンジスタ、ＶＣＣ・・・電源、Ｒ３・・抵抗、Ｄ１〜Ｄ
５・・ダイオード、４１．４２・・・電位発生回路。 第　　２　　図 第　　３　　図 Ｙす

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線と複数のデータ線をそれぞれ択一的
   に選択駆動することによって多数の記憶セルの中の任意
   の記憶セルが選択されるとともに、各データ線をそれぞ
   れプリチャージするためのインピーダンス素子がデータ
   線ごとに設けられた記憶装置であって、各インピーダン
   ス素子の等価インピーダンスをデータ線ごとに可変制御
   するようになすとともに、選択されたデータ線に設けら
   れたインピーダンス素子だけを相対的に低インピーダン
   ス化するようにしたことを特徴とする記憶装置。 ２、上記インピーダンス素子の制御をデータ線選択信号
   によって行なうようにしたことを特徴とする特許請求の
   範囲第１項記載の記憶装置。