JPS6199372A - 電極配線 - Google Patents
電極配線Info
- Publication number
- JPS6199372A JPS6199372A JP59220414A JP22041484A JPS6199372A JP S6199372 A JPS6199372 A JP S6199372A JP 59220414 A JP59220414 A JP 59220414A JP 22041484 A JP22041484 A JP 22041484A JP S6199372 A JPS6199372 A JP S6199372A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- thickness
- wire
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
- H10W20/4405—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being aluminium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4473—Conductive organic materials, e.g. conductive adhesives or conductive inks
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電極配線に係り、特に各種素子の微細化および
信頼性向上に好適な電極配線に関する。
信頼性向上に好適な電極配線に関する。
近年、半導体素子あるいは表面弾性波素子などの微細化
が進むにともなって、素子に用いられるど多くの問題が
発生するようになった。このような問題を解決するため
、たとえば、特公開55−31619などいくつかの方
法が提案されている。しかし、これら従来の方法では、
配線の断線などの不良発生を有効に防止することが困難
であった。
が進むにともなって、素子に用いられるど多くの問題が
発生するようになった。このような問題を解決するため
、たとえば、特公開55−31619などいくつかの方
法が提案されている。しかし、これら従来の方法では、
配線の断線などの不良発生を有効に防止することが困難
であった。
〔発明の目的)
本発明の目的は上記従来の間頭を解決し、特に、配線中
の結晶粒界にお↓する断線発生の恐れがなく。
の結晶粒界にお↓する断線発生の恐れがなく。
高い信頼性を有する半導体素子あるいは表面弾性波素子
など各種素子や装置に用いられる微JI電極配線を提供
することである。
など各種素子や装置に用いられる微JI電極配線を提供
することである。
上記目的を達成するため、本発明は、配線層として単結
晶のR電膜を使用することにより、配線中の結晶粒界に
おけるWRIIR発生を防止するものである。
晶のR電膜を使用することにより、配線中の結晶粒界に
おけるWRIIR発生を防止するものである。
すなわち、アルミニウムもしくはアルミニウム合金を配
線材料とし、現在の半導体製造プロセスを経ると、3μ
m以下の幅と厚さを有する配線では、エツチングによっ
て所望パターンに加工する際1粒界部分における幅や厚
さが減少し、その部本発明は、導電性材料の単結晶膜を
使用することにより、上記エツチングにともな°う配線
の幅や厚さの減少を防止し、使用による断線の発生を有
効に防止するものである。
線材料とし、現在の半導体製造プロセスを経ると、3μ
m以下の幅と厚さを有する配線では、エツチングによっ
て所望パターンに加工する際1粒界部分における幅や厚
さが減少し、その部本発明は、導電性材料の単結晶膜を
使用することにより、上記エツチングにともな°う配線
の幅や厚さの減少を防止し、使用による断線の発生を有
効に防止するものである。
(発明の実施例〕
以下、実施例により本発明の詳細な説明する。
位(OOot))上の全面にわたり、電子ビーム加熱法
により1μm厚のアルミニウム配線層を被着した。該基
板をAr雰囲気中において5゛00℃に加熱保持し、カ
ーボン・ストリップヒータにより基板表面を局部的にア
ルミニウムの融点まで加熱し、基板の一端から基板上の
アルミニウム層を除々に融解、凝固させた。この場合、
ストリップ・ヒータの移動速度は、たとえば、0.5n
o/秒であったが、これが5m/秒以下にすれば上記ア
ルミニウム層は単結晶になった。基板上のアルミニウム
層全面が単結晶化した後1通常のフォトエツチング法に
より配線パターンを形成した。
により1μm厚のアルミニウム配線層を被着した。該基
板をAr雰囲気中において5゛00℃に加熱保持し、カ
ーボン・ストリップヒータにより基板表面を局部的にア
ルミニウムの融点まで加熱し、基板の一端から基板上の
アルミニウム層を除々に融解、凝固させた。この場合、
ストリップ・ヒータの移動速度は、たとえば、0.5n
o/秒であったが、これが5m/秒以下にすれば上記ア
ルミニウム層は単結晶になった。基板上のアルミニウム
層全面が単結晶化した後1通常のフォトエツチング法に
より配線パターンを形成した。
また、基板上に形成した配線が上記処理により単結晶化
していることは、表面反射X11!トポグラフイおよび
電子線回折により容易に確認することができた。このよ
うにして1作製した単結晶Afi配線に対し高温放置試
験を施し、断線不良の発生率を調べた。パッシベーショ
ン膜として約2μm厚のSin、膜を上記AΩ膜上に形
成し、厚さ1μm、長さ1m9幅を1,2および3μm
とした配線の各々100ケの試料を250℃に保ち、適
な 当W時間間隔で断線不良を調べた。比較のため、バンブ
ー構造(1つの結晶粒界が配線を横断する
1構造)を有する多結晶配線についても同様の試験を施
した。第1図にその結果を示す、この図から明・らかな
ように、本発明による単結晶配線では1000時間放置
しても、1μm幅の最も細い配線でも不良の発生はなか
った。
していることは、表面反射X11!トポグラフイおよび
電子線回折により容易に確認することができた。このよ
うにして1作製した単結晶Afi配線に対し高温放置試
験を施し、断線不良の発生率を調べた。パッシベーショ
ン膜として約2μm厚のSin、膜を上記AΩ膜上に形
成し、厚さ1μm、長さ1m9幅を1,2および3μm
とした配線の各々100ケの試料を250℃に保ち、適
な 当W時間間隔で断線不良を調べた。比較のため、バンブ
ー構造(1つの結晶粒界が配線を横断する
1構造)を有する多結晶配線についても同様の試験を施
した。第1図にその結果を示す、この図から明・らかな
ように、本発明による単結晶配線では1000時間放置
しても、1μm幅の最も細い配線でも不良の発生はなか
った。
一方、バンブー構造を有する従来の配線では線幅1μm
の場合は、10時間の放置で5%の不良が発生した。
の場合は、10時間の放置で5%の不良が発生した。
実施例2
実施例1と同様の方法で作製した単結晶A円配線に通電
試験を施し、断線不良率を調べた。厚さ1μm1幅1,
2.3μm、長さ1mの配線、各々10ケを250℃に
保ち、電流密度I X 10”A/aJで通電し、断線
までの寿命を測定した。尚、配線にはパシベーション膜
は設けていない、測定した寿命から平均寿命を求め第1
表に示した。この表からエレクトロマイグレーションが
発生するまでの寿命は、バンブー配線(多結晶A11)
に比べ単結晶AQの方が2〜3倍程度優れていることが
認められた。
試験を施し、断線不良率を調べた。厚さ1μm1幅1,
2.3μm、長さ1mの配線、各々10ケを250℃に
保ち、電流密度I X 10”A/aJで通電し、断線
までの寿命を測定した。尚、配線にはパシベーション膜
は設けていない、測定した寿命から平均寿命を求め第1
表に示した。この表からエレクトロマイグレーションが
発生するまでの寿命は、バンブー配線(多結晶A11)
に比べ単結晶AQの方が2〜3倍程度優れていることが
認められた。
第1表
平均寿命(時間)
250℃、lXl0″A/d
実施例3
Si単結晶基板(面方位(001))上に絶縁膜として
AΩ20.膜(厚さ5000人)を被着した後、実施例
1に示した方法で単結晶AaI!i!AI層を形成した
。この配線層に配線パターンニングを行ない、さらに単
結晶AQとAJ、O,膜を貫通するコンタクトパターン
ニングも行なった。この接触孔部にAQを被着して、S
i基板とAll配線との電気的接続をさせることにより
Si半導体装置を構成した。
AΩ20.膜(厚さ5000人)を被着した後、実施例
1に示した方法で単結晶AaI!i!AI層を形成した
。この配線層に配線パターンニングを行ない、さらに単
結晶AQとAJ、O,膜を貫通するコンタクトパターン
ニングも行なった。この接触孔部にAQを被着して、S
i基板とAll配線との電気的接続をさせることにより
Si半導体装置を構成した。
本実施例においても、線幅3μm以下の微細配線の寿命
が従来のバンブー構造を有する配線よりもはるかに長い
ことが認められた。
が従来のバンブー構造を有する配線よりもはるかに長い
ことが認められた。
実施例4
Si単結晶基板上に厚さ900℃人のSiOよ絶縁膜を
形成した後、実施例1と同様の方法で厚さ2μmのAQ
配線層を形成した。このAQ膜を実施例1と同様にして
、単結晶化し1通常のパターンニングを行ない、電極配
線を構成した。
形成した後、実施例1と同様の方法で厚さ2μmのAQ
配線層を形成した。このAQ膜を実施例1と同様にして
、単結晶化し1通常のパターンニングを行ない、電極配
線を構成した。
このように形成された配線は、従来のバンブー構造の配
線(多結晶Afl)よりも2〜3倍長邦命であった。
線(多結晶Afl)よりも2〜3倍長邦命であった。
ζ
実施例I
Si単結晶基板上に厚さ300℃人のS i O。
絶縁膜を形成した後、さらに厚さ100人のアルミナ(
AM、Oa)膜をスパッタ法により被着した。
AM、Oa)膜をスパッタ法により被着した。
この絶縁膜−ヒに、実施例1と同様の方法で厚さ1μm
のAΩ配線層を形成したにのAΩ膜を実施例1と同様に
して単結晶化し1通常肩パターンニングを行ない電極配
線を構成した。得られた配置水 線チ、従来の配線よりはるかに長寿命であることが認め
られた。
のAΩ配線層を形成したにのAΩ膜を実施例1と同様に
して単結晶化し1通常肩パターンニングを行ない電極配
線を構成した。得られた配置水 線チ、従来の配線よりはるかに長寿命であることが認め
られた。
なお、上記実施例では、Afl配線層の単結晶化に際し
て、ストリップヒーターを用いて加熱を行なったが、た
とえば、赤外線ランプ、レーザー等の各種加熱方法を用
いても同様に、AM配線層を単結晶化することができる
。
て、ストリップヒーターを用いて加熱を行なったが、た
とえば、赤外線ランプ、レーザー等の各種加熱方法を用
いても同様に、AM配線層を単結晶化することができる
。
乙
実施例ノ
好施例1に示した方法で、配線層の面方位が(111)
および(100)であるそれぞれの単結晶AQ配線に対
し通電試験を施し、断線不良率を調べた。厚さ1μm、
幅2μm、長さinnの配線(パッシベーション膜は設
けていない)を250℃に保ち、電流密度lXl0’A
/c+#で通電し、断線までの寿命を測定した。m定結
果を第2図に示す、ここでは、比較のために、従来方法
により形成されたバンブー構造を有する多、結晶配線に
ついて同様の試験を施した結果も示しである。これらの
バンブー配線中の各々の結晶粒の面方位は(111)あ
るいは(100)であったため、X線ディフラクトメー
タ測定により、<111>反射強度工い、1)と<20
0>反射強度工。。。、を測定し。
および(100)であるそれぞれの単結晶AQ配線に対
し通電試験を施し、断線不良率を調べた。厚さ1μm、
幅2μm、長さinnの配線(パッシベーション膜は設
けていない)を250℃に保ち、電流密度lXl0’A
/c+#で通電し、断線までの寿命を測定した。m定結
果を第2図に示す、ここでは、比較のために、従来方法
により形成されたバンブー構造を有する多、結晶配線に
ついて同様の試験を施した結果も示しである。これらの
バンブー配線中の各々の結晶粒の面方位は(111)あ
るいは(100)であったため、X線ディフラクトメー
タ測定により、<111>反射強度工い、1)と<20
0>反射強度工。。。、を測定し。
■(□1□)の比率として
■6.□ml/(Iい、□、+Iい。。、)を第2図の
横軸にとっである。この図から、(111)単結晶配線
、(100)単結晶配線のいずれもが、バンブー配線に
比べて数倍の平均寿命を有しており、さらに、(100
)配線より(111)配線の方が優れた信頼性を有する
ことがわかった。
横軸にとっである。この図から、(111)単結晶配線
、(100)単結晶配線のいずれもが、バンブー配線に
比べて数倍の平均寿命を有しており、さらに、(100
)配線より(111)配線の方が優れた信頼性を有する
ことがわかった。
本発明によれば、配線の微細化にともなうエレクトロマ
イグレーションなどの障害は効果的に防止され、かつ、
配線中を横断して存在する結晶粒界における断線発生も
防止されるため、高集積密度を有する半導体素子な各種
素子あるいは装置の電極配線として極めて有効である。
イグレーションなどの障害は効果的に防止され、かつ、
配線中を横断して存在する結晶粒界における断線発生も
防止されるため、高集積密度を有する半導体素子な各種
素子あるいは装置の電極配線として極めて有効である。
第1図および第2図は、それぞれ本発明の効果′VI
1 口
1 口
Claims (1)
- 【特許請求の範囲】 1、導電部が単結晶の導電性材料からなることを特徴と
する電極配線。 2、上記電極配線において、該導電材料をアルミニウム
もしくはアルミニウム合金であり、該配線層の面方位を
{111}とすることを特徴とする特許請求の範囲第1
項記載の電極配線。 3、上記半導体素子用電極配線において、該アルミニウ
ムもしくはアルミニウム合金配線と半導体基板間の絶縁
膜間には少なくともAl_2O_3膜が介在しているこ
とを特徴とする特許請求の範囲第2項記載の電極配線。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220414A JPS6199372A (ja) | 1984-10-22 | 1984-10-22 | 電極配線 |
| EP85112921A EP0179369A3 (en) | 1984-10-22 | 1985-10-11 | Electrode and/or interconnection |
| KR1019850007604A KR860003656A (ko) | 1984-10-22 | 1985-10-16 | 전극배선 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220414A JPS6199372A (ja) | 1984-10-22 | 1984-10-22 | 電極配線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199372A true JPS6199372A (ja) | 1986-05-17 |
Family
ID=16750737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220414A Pending JPS6199372A (ja) | 1984-10-22 | 1984-10-22 | 電極配線 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0179369A3 (ja) |
| JP (1) | JPS6199372A (ja) |
| KR (1) | KR860003656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174727A (ja) * | 1989-07-01 | 1991-07-29 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US5629236A (en) * | 1994-07-26 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacture of semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0249256B1 (en) * | 1986-04-14 | 1992-01-22 | Koninklijke Philips Electronics N.V. | A semiconductor device with an aluminium interconnect layer containing a small percentage of vanadium |
| US5801444A (en) * | 1989-09-29 | 1998-09-01 | International Business Machines Corporation | Multilevel electronic structures containing copper layer and copper-semiconductor layers |
| DE4135903A1 (de) * | 1991-10-31 | 1993-05-06 | Institut Fuer Halbleiterphysik Frankfurt(Oder) Gmbh, O-1200 Frankfurt, De | Verfahren zur ausbildung einer hochleitfaehigen aluminiumschicht |
| JP3332456B2 (ja) * | 1992-03-24 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| CA2089791C (en) * | 1992-04-24 | 1998-11-24 | Michael J. Brady | Electronic devices having metallurgies containing copper-semiconductor compounds |
| US5288456A (en) * | 1993-02-23 | 1994-02-22 | International Business Machines Corporation | Compound with room temperature electrical resistivity comparable to that of elemental copper |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2071706A5 (ja) * | 1969-11-12 | 1971-09-17 | Ibm | |
| US4046618A (en) * | 1972-12-29 | 1977-09-06 | International Business Machines Corporation | Method for preparing large single crystal thin films |
-
1984
- 1984-10-22 JP JP59220414A patent/JPS6199372A/ja active Pending
-
1985
- 1985-10-11 EP EP85112921A patent/EP0179369A3/en not_active Withdrawn
- 1985-10-16 KR KR1019850007604A patent/KR860003656A/ko not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174727A (ja) * | 1989-07-01 | 1991-07-29 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US5187561A (en) * | 1989-07-01 | 1993-02-16 | Kabushiki Kaisha Toshiba | Metal single crystal line having a particular crystal orientation |
| US5498909A (en) * | 1989-07-01 | 1996-03-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing such semiconductor device |
| US5629236A (en) * | 1994-07-26 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0179369A2 (en) | 1986-04-30 |
| EP0179369A3 (en) | 1987-09-16 |
| KR860003656A (ko) | 1986-05-28 |
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