JPS62100833A - 並列乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、二進数のデータをオ被ランドとする並列乗算
器に係シ、特に変形ブース（Ｂｏｏｔｈ）のアルゴリズ
ムに基つく並列乗算器のセレクタ回路に関するもので、
データ幅が１６ビット以上の大規模な乗算益金ＣＭＯＳ
　（相補性絶縁ｙート型）集積回路で実現する場合に使
用されるものである。

〔発明の技術的背景〕

二進数の並列乗算の高速化の一手法として変形ブース（
Ｂｏｏｔｈ）のアルゴリズムによる並列乗算器が知られ
ておυ、そのアルゴリズム自体については、たとえば［
日経エレクトロニクス」１９７８、５．２９号，Ｐ．７
６〜８９に詳しく説明されている。このような変形Ｂｏ
ｏｔｈのアルゴリズムによる並列乗算器にめりては、基
本セル（セレクタ回路および全加算器からなる）群全使
用するので、基本セルの使用素子数の減少による消費電
力およびチップサイズの減少、信号伝搬速度の高速化が
重要な課題である。

このような観点により、本願出願人は既に特願昭５　９
　−　９　２　４　４　９号においてチップサイズの小
型化、消費電力の低減化および動作の高速化を実現し得
る並列乗算器を提案した。以下、この提案による並列乗
算器の一実施例を詳細に説明する。

第４図において、２０・・・は二次元的に配列された基
本セル、２１〜２６はオペランドである二進数の被乗数
データＸの各デジットの正転信号およびその相補信号（
反転信号）・・・（ＸＨ−１　。

大〒♀１　）　＋　（ＸＩ　、Ｘｉ　）　＋　（Ｘ４−
１，刈：、）・・・が与えられるデータ線、２７は乗数
データｙのうち連続する３個のデジットづつをそれぞれ
後述するような論理式に基いてデコードして選択制御信
号を生成し、これを５本の選択制御信号線２１１．２９
・・・に出力する乗数デコーダである。

第５図は、第４図の並列乗算器のうち代表的に１個の基
本セル２０とこのセルに対応するビット位置の連続する
２デジット分のデータ線２３〜２６および選択制御信号
線２８１〜２８，を取り出して詳細に示している。即ち
、基本セル２０において、４１〜４５はそれぞれＮチャ
ネルＭＯＳ　ｈランゾスタからなるトランスミッション
ｒ−ト（以下、ＴＧと略記する）であ９、その各ダート
は対応して入力端子４６〜５０全介して５本の選択制御
信号線のうちの各１本２８１〜２８，に接続されている
。そして、ＴＧ４１〜４４の各ソースは対応して入力端
子５１〜５４を介して前記データ線２３〜２６に接続さ
れ、ＴＧ４５のソースは″０″Ｖペル（接地電位）に固
定され、ＴＧ４５のドレインおよびＴＧ４１〜４４の各
ドレインは共通接続されており、この共通接続点Ｎは全
加算器１０の被加数入力端Ｘｉｎに接続されている。こ
の全加算器１０の加数入力端Ｓ１ｎには、前段の同一桁
に対応する基本セルにおける全加算器の和出力が入力端
子１１を介して入力する。同じく、上記全加算器１０の
キャリ入力端Ｃｉｎには、前段の１桁下位に対応する基
本セルにおける全加算器のキャリ出力が入力端子１２を
介して入力する。なお、前段が存在しない初段の基本セ
ルの場合には、前段からの入力を固定の゛Ｏ″レベルと
する。

１３および１４は上記全加算器１０の和出力端５ｏｕｔ
およびキャリ出力端Ｃ０Ｕ、に接続された出力端子であ
る。

一方、前記選択制御信号線２８１〜２８．にば、前記デ
コーダ２７から各対応して選択制御信号５（Ｘ）、５（
−Ｘ）、５（２Ｘ）、５（−２Ｘ）、５（ｚ）が与えら
れる。これらの選択制御信号は、乗数データｙのうち連
続する３個のデジットｙ２１＋２　、　ｙ２　ｉ＋１　
、　ｙ２１が以下の論理式に基いてデコート９されたげ
のであシ、それぞれ″′１２ノベルがアクティブである
。

５（Ｘ）＝ｙ２〒４２°（ｙ２１＋１■ｙ２Ｂ）Ｓ（−
Ｘ）＝ｙ２１＋２・（”２ｉ＋１■ｙ、Ｈ）Ｓ（２Ｘ）
＝亜２・ｙ２１＋１・ｙ２ｉＳ（−２Ｘ）＝ｙ２．＋２
・汀百、・汀ｌ””）　＝’２ｉ＋２’辱１°）ｚ−ｔ
’ｈ’ｚｉ＋ｚ°３’２ｉ−Ｈ’ｙ２ｉここで、■、・
、＋はそれぞれ排他的論理和、論理積、論理和記号であ
シ、上式から分るように５本の選択制御信号線２８１〜
２８．のうちの１本だけがアクティブになる。

次に、上記基本セル２０の動作を説明する。

５個のＴＧ４１〜４５は５入力１出力のセレクタ回路を
形成しており、選択制御信号２８．〜２８、に応じてい
ずれか１個が選択されてオンになり、これによ−）　で
Ｘｉ　、ｘ、　、Ｘｉ−、、Ｘｉ　、　、”０”レベル
固定信号のいずれかが共通接続点Ｎｉ経て全加算器１０
の被加数入力となる。したがって、たとえばｙ２１＋２
”’“１″」・ｙ２１＋１＝「”０″」・”２１＝「”
Ｏ″」の組合せｒ”１００”Ｊをデコードし之ときには
選択制御信号５（−２Ｘ）が１″（アクティブ）となり
、ＴＧ４４がオンになって石］が被加数入力となる、即
ち、被乗数データが１ビット分だけ上位桁ヘシフトされ
ることになる。以下、同様に、前記乗数データのデジッ
トの組合せのデコード結果に応じて被加数入力が選択制
御されるものであシ、第４図に示すような基本セル２θ
・・・の二次元配列によって所要の並列乗算動作が行な
われる。

上記した並列乗算器においては、基本セル２０・・・の
被加数入力の制御論理回路部（５入力１出力セＶクタ回
路）は僅かに５個のＭＯＳトランゾスタで構成されてい
る。したがって、基本セル２０・・・のサイズの小型化
、消費電力の低減化が可能となり、並列乗算器全体とし
てもチップサイズの小型化、消費電力の低減化を実現可
能となる。また、上記被加数入力の制御論理回路部では
被加数入力は単に１個のデートを通過するだけであって
、全加算器への被加数入力の速度が向上し、全体のサイ
ズの小型化によって基本セル間配線長も短かくなるので
、動作の高速化が可能になる。

なお、基本セルそれぞれをたとえば第６図に示す基本セ
、７１７２０’のように変形してもよい。即ち、この基
本セル２０’は第５図を参照して前述した基本セル２０
に比べて、入力端子５１．１２とデータ線２３．２４と
の対応関係を逆にし、入力端子５３．５４とデータ線２
５．２６との対応関係を逆にし、ＴＧ４１〜４４の共通
接続点Ｎと全加算器１０の被加数入力端Ｘ１ｎとの間に
ＣＭＯＳインバータ５５を挿入し、ＴＧ４５のドレイン
を１”レベル（電源電位）に固定し、そのソースを前記
共通接続点Ｎに接続している点が異なり、その他は第５
図中と同じである。

上記基本セル２０′における動作は、第５図の基本セル
２０における動作と比べて、共通接続点Ｎではレベル関
係が逆転しているけれどもこれｌインバータ５５で反転
しているので、全加算器の被加数入力端でみればレベル
関係が同じになっているので本質的には同じである。但
し、ＮチャネルのＴＧは、”１＃レベルの信号伝送時に
伝送レベルがＮチャネルＭＯＳ　）ランノスタの閾値分
だけ低下するものであり、インバータ５５を挿入するこ
とによって上記レベル低下の回復を図ると共に全加算器
１０の被加数入力に対して駆動能力を持たせることが可
能になっている。

このようにＣＭＯＳインバータ５５を追加しても、被加
数入力の制御論理回路部全７個のＭＯＳ　）ランノヌタ
で構成でき、使用トランジスタを著しく低減できる。

〔背景技術の問題点〕

ところで、乗算器をＣＭＯ８集積回路で実現する場合、
前記基本セル２００５入力１出力セレクタ回路を第７図
あるいは第８図に示すように構成することが考えられる
。即ち、第７図に示すセレクタ回路において、７１〜７
５はＣＭＯＳナンドケ”　　　）、　７６はＣＭＯＳオ
アダート、　７７はＣＭＯＳインバータであるが、この
ような構成はダートの遅延時間が大きくなるので採用し
難い。これに対して、第８図に示すセレクタ回路は、前
記第５図の回路におけるＮチャネルトランスファゲート
４１〜４５に代えてＣＭＯ８）ランスファゲート８１〜
８５ｆ：用い、それぞれのＮチャネルトランノスタＱＮ
のｆ−）には選択制御信号Ｓ　（Ｘ）〜５（Ｚ）を加え
、それぞれのＰチャネルトランジスタＱｐのダートには
選択制御信号ｓ　（ｘ）〜５（Ｚ）をそれぞれＣＭＯＳ
インバー、夕８６〜９ｏにより反転させたのち加えるよ
うにしたものであシ、第７図の回路に比べてダート遅延
時間は少ない。

しかし、上記第８図のセレクタ回路には次のような問題
がある。いま、乗算器に被乗数データＸと乗数データＹ
とが同時に与えられたとき、基本セル２０には被乗数デ
ータＸのｒジットデータが先に与えられたのち乗数デー
タＹ−ｉデコーダでデコードして得られる選択制御信号
が与えられる。即ち、被選択データ入力Ｘ、、Ｘ、、Ｘ
、　１゜η７１．　ＩＩ　ｏ　＃の各入カッベルが確定
した状態において、選択制御信号Ｓ　（Ｘ）〜５（Ｚ）
が択一的に与えられるものであり、たとえばＸｉ信号入
力が選ばれる場合には、このＸｌデータ入力（図示しな
いＸ１駆動回路の出力）のＶべ〃が確定した後に選択制
御信号入力５（Ｘ）が１”レベルになる。この場合、選
択制御信号入力Ｓ　（Ｘ）が′１”レベルになった後、
前記Ｘｉデータ入力側の電位は前記共通接続点Ｎの電位
（セレクタ回路出力電位）に一旦引かれる。しかも、上
記Ｘｉデータ入力側の電位は、たとえば３２ビット乗算
器にあっては最も多い場合で１６個の基本セルの共通出
力端Ｎそれぞれの電位により引かれるので、選択制御信
号入力Ｓ　（Ｘ）のレベルが確定してからセレクタ回路
出力レベルが確定するまでに著しく時間がかかってしま
う。このことは、よく使用される回路シばユンーション
ｒｓＰＩｃＥＪにょジ第８図のセレクタ回路に対する動
作シミュレーションを行った結果を示す第９図（ａ）　
、　（ｂ）からも明らかである。即ち、第８図のセレク
タ回路において、電源電圧ｖｎｏ　”　３．５　Ｖ、周
囲温度２７℃の条件で、被選択データ入力が与えられた
時点から、たとえばＳｎｓ後に“１”レベルの選択制御
信号５（Ｘ）が与えられた場合におけるＸ、データ入力
側電位の変化の様子全第９図（ａ）　、　（ｂ）に示し
ておシ、第９図（、）はＸｌデータ入力が“１”レベル
の場合であり、第９図（ｂ）はＸ、データ入力が″０″
レベルの場合である。ここで、第９図（ａ）の場合には
、Ｘｌデータ入力側電位が“１”Ｖベル（はぼ３．５Ｖ
）に上がり、セレクタ回路出力がハイレベルに確定した
にも拘らず、その後に′１”レベルの選択制御信号５（
Ｘ）が与えられると上記Ｘ、データ入六方側電位１Ｖ位
にまで一旦引かれていることが分る。

一方、第９図（ｂ）の場合には、Ｘ１デ一タ入カ側電位
カ″０”レベル（ＯＶ）に下がり、セレクタ回路出力が
ローレベルに確定したにも拘らず、その後に“１”ノベ
ルの選択制御信号５（Ｘ）が与えられると上記Ｘ１デ一
タ入力側電位が１，５Ｖ位にまで一旦引かれていること
が分る。

このような第８図のセレクタ回路における被選択データ
入力と選択制御信号入力との時間差に起因する被選択デ
ータ入力側の電位の振れは、動作速度の制限要因となる
ので好ましくない。

この問題全解決するために、第８図のセレクタ回路の″
０″入力に代えて“１＃レベルを用い、被選択データＸ
ｉ１石、Ｘト１．１の各入力側および共通出力端Ｎの出
力側にそれぞれＣＭＯＳインバータを挿入することが考
える。しかし、このような構成は基本セルのパターン面
積、ひいてはチップサイズの著しい増大を招いてしまう
ので採用し難い。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、基本セル
における被選択データ入力と選択制御信号入力との時間
差に起因する被選択データ入力電位の振れを防止でき、
しかも基本セルの・９タ一ン面積が小さくて済む並列乗
算器全提供するものである。

〔発明の概要〕

即ち、本発明は、被乗数データおよび乗数データに基い
て二次元的に配列される複数個の基本セルと、この各基
本セルにそれぞれ対応する被乗数データのデジットデー
タを供給する複数本のデータ線と、前記乗数データを所
定の論理式に基いてデコードし、各基本セルに択一的に
選択制御信号全供給する乗数デコーダと全具備し、前記
基本セルは前記選択制御信号に応じて前記複数本のデー
タ線よりそれぞれ与えられるデータ入力および′１”レ
ベルあるいは′″Ｏ”レベルに固定された１個の入力の
うち択一的に選択して全加算器の被加数入力とするセレ
クタ回路を有する並列乗算器において、前記セレクタ回
路は前記複数のデータ入力および１”レベルあるいは°
′０”レベルに固定された１個の入力が各対応して入力
端に導かれ、それぞれの出力端が共通に接続された複数
のクロックドＣＭＯＳインバータを有し、この複数のク
ロックドＣＭＯＳインバータは各対応する選択制御信号
およびその反転信号が相補的なクロック信号として導か
れることを特徴とするものである。

このようにセレクタ回路のデータ選択回路としてクロッ
クドＣＭＯＳインバータを用いることによって、被選択
データ入力と選択制御信号入力との時間差に起因する被
選択データ入力電位の振れが防止され、しかも基本セル
のパターン面積が小さくて済み、並列乗算器の高速化、
高集積化が可能になる。

〔発、明の実施例〕

以下、図面全参照して本発明の一実施例全詳細に説明す
る。

第１図は、第４図を参照して前述した乗算器における基
本セルのセレクタ回路を示しておシ）これは第５図を参
照して前述した基本セル２０のセレクタ回路に対して、
トランスファダートとしてクロック・ンルスにより駆動
されるクロックドＣＭＯＳインバータ１１〜１５全用い
るように変更したものである。即ち、クロックドＣＭＯ
Ｓイン・ぐ−夕１１〜１５の各入力端に被乗数データＸ
ｉ、η、Ｘｉ　、、η７１．＊ｏ”が対応して導かれ、
上記ＣＭＯＳインバータ１１〜１５のクロックダート制
御用の相補的な信号として選択制御信号５（Ｘ）〜５（
Ｚ）およびこれｆＣＭＯＳイアバー１’　１６〜２０に
よりそれぞれ反転して得た反転選択制御信号５（Ｘ）〜
５（Ｚ）が導かれており、上記クロックドＣＭＯＳイン
バータ１１〜１２の各出力端が共通接続された共通接続
点Ｎの出力側にＣＭＯＳイン・々−タ１０が挿入されて
いる。

上記クロックドＣＭＯＳインバータ１１〜１５は、それ
ぞれ第２図に示すように、ＶＤＤ電源とＶ８８電源（接
地電位）との間にＰチャネルトランジスタＱＰ＋、ＱＰ
２およびＮチャネルトランクスタＱＮ２．ＱＮｌが直列
に接続され、ＰチャネルトランジスタＱ、２とＮチャネ
ルトランジスタロＮ２とのｒ−）相互が接続されて入力
端２１となっており、Ｎチャネルトラ／ゾスタＱＮ１と
ＰチャネルトランジスタＱ、１との各ダートに相補的な
クロックダート制御信号、たとえば５（ｘ）、５（ｘ）
が与えられ、ＰチャネルトランジスタＱ、２とＮチャネ
ルトランジスタＱ９２とのトンイン相互接続点が出力端
２２となっている。

上記構成のセレクタ回路においては、選択制御信号入力
５（Ｘ）〜５（Ｚ）およびその反転選択制御信号５（Ｘ
）〜垣７）により択一的に駆動されるクロックドＣＭＯ
Ｓインバータ１１〜１５により被選択データ入力Ｘ、−
″０＃が択一的に選択されて反転され、この選択出力が
さらにＣＭＯＳインバータ１０により反転されるので、
所要のデータ選択動作が行なわれる。この選択動作に際
して、被選択データ入力よりも選択制御信号入力が遅れ
て入力しても、選択制御信号入力のレベルが確定した後
に共通出力点Ｎの電位により被選択データ入力側（クロ
ックドＣＭＯＳインバータの入力側）電位が一旦引かれ
ることはなく、この電位が振れないのでセレクタ回路の
動作ひいては乗算器の動作が高速に行なわれるようにな
る。しかも、クロックドＣＭＯＳインバータ１１〜１５
はノｊターン面積が小さいので、これを用いたセレクタ
回路は第８図に示したようなＣＭＯＳトランスフアダー
）ｆ用いたセレクタ回路と比べて・セターン面積に大差
がなく、被選択データＸ１〜Ｘ１Ｔ１の入力側および共
通出力点Ｎの出力側にＣＭＯＳインバータを付加する場
合に比べてパターン面積が極めて小さくなり、チッグサ
イズが小さく高集積化された乗算器を実現することが可
能になる。

なお、上記実施例で示したセレクタ回路は、第５図に示
した基本セル２０のセレクタ回路に代えて使用可能であ
り、第６図に示した基本セル２０′の場合にはそのセレ
クタ回路に代えて第３図に示すようなセレクタ回路を使
用すればよい。即ち、第３図のセレクタ回路は、第１図
のセレクタ回路に対してクロックドＣＭＯＳインバーク
１１〜１５に各対応してＸ４　、Ｘ４　、Ｘｌ−１、Ｘ
ｌ　１　、　＠１・を入力するように変更すると共に共
通出力点Ｎの出力側のＣＭＯＳインバータ（第１図１０
）全省略したものであり、所要の動作が得られる。

また、本発明は５入力１出力のセレクタ回路に限らず、
要は複数入力のうちの１入力を選択して出力するセレク
タ回路を用いる基本セルの配列を有する並列乗算器に適
用可能である。

〔発明の効果〕

上述したように本発明の並列乗算器によれば、基本セル
のセレクタ回路のデータ選択回路としてクロックドＣＭ
ＯＳインバータを用いることによって、被選択データ入
力と選択制御信号入力との時間差に起因する被選択デー
タ入力電位の撮れを防止でき、しかも基本セルの・セタ
ーン面積が小さくて済むので、高速化、高集積化を実現
できる。

【図面の簡単な説明】

第１図は本発明の並列乗算器における基本セルのセレク
タ回路の一実施例全示す論理回路図、第２図は第１図中
のクロックドＣＢ、４０Ｓインバータの１個を取や出し
て示す回路図、第３図は第１図のセレクタ回路の変形例
を示す論理回路図、第４図は従来提案されている並列乗
算器の一部を示す構成説明図、第５図は第４図中の基本
セルの１個を取υ出して示す回路図、第６図は第５図の
基本セルの変形例を示す回路図、第７図および第８図は
それぞれ第５図中のセレクタ回路ｉ　ＣＭＯ８化する場
合に考えられる回路例金示す回路図、第９図（ａ）　、
　（ｂ）はそれぞれ第８図のセレクタ回路に対するシミ
ーレーション動作により得られた結果を示す特性図であ
る。。 １１〜１５・・・クロックドＣＭＯＳインバータ、１６
〜２０．１０・・・ＣＭＯＳインバータ、２０．２０’
・・・基本セル、２１〜２６・・・データ線、２７・・
・乗数デコーダ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 ぽ頽に′ド＼１．．Ｑ丁智−一

Claims (4)

【特許請求の範囲】
1. （１）被乗数データおよび乗数データに基いて二次元的
   に配列される複数個の基本セルと、この各基本セルにそ
   れぞれ対応する被乗数データのデジットデータを供給す
   る複数本のデータ線と、前記乗数データを所定の論理式
   に基いてデコードし、各基本セルに択一的に選択制御信
   号を供給する乗数デコーダとを具備し、前記基本セルは
   前記選択制御信号に応じて前記複数本のデータ線よりそ
   れぞれ与えられるデータ入力および“１”レベルあるい
   は“０”レベルに固定された１個の入力のうち択一的に
   選択して全加算器の被加数入力とするセレクタ回路を有
   する並列乗算器において、前記セレクタ回路は前記複数
   のデータ入力および“１”レベルあるいは“０”レベル
   に固定された１個の入力が各対応して入力端に導かれ、
   それぞれの出力端が共通に接続された複数のクロックド
   ＣＭＯＳインバータを有し、この複数のクロックドＣＭ
   ＯＳインバータは各対応する選択制御信号およびその反
   転信号が相補的なクロック信号として導かれることを特
   徴とする並列乗算器。
2. （２）前記セレクタ回路は、５個のクロックドＣＭＯＳ
   インバータに被乗数データのデジットデータＸ＿ｉ、そ
   の反転データ＠Ｘ＿ｉ＠、これらより１ビット下位のデ
   ジットデータＸ＿ｉ＿−＿１、その反転データ＠Ｘ＿ｉ
   ＿−＿１＠および“０”レベルが各対応して入力し、上
   記５個のクロックドＣＭＯＳインバータの共通出力点の
   出力がＣＭＯＳインバータにより反転されて出力となる
   ことを特徴とする前記特許請求の範囲第１項に記載の並
   列乗算器。
3. （３）前記セレクタ回路は、５個のクロックドＣＭＯＳ
   インバータに被乗数データのデジットデータＸ＿ｉの反
   転データ＠Ｘ＿ｉ＠、上記デジットデータＸ＿ｉ、これ
   らより１ビット下位のデジットデータＸ＿ｉ＿−＿１の
   反転データ＠Ｘ＿ｉ＿１＠、上記デジットデータＸ＿ｉ
   ＿−＿１および“１”レベルが各対応して入力し、上記
   ５個のクロックドＣＭＯＳインバータの共通出力点の出
   力がそのまま出力となることを特徴とする前記特許請求
   の範囲第１項に記載の並列乗算器。
4. （４）前記乗数デコーダは、乗数データｙの連続する３
   個のデジットデータｙ＿２＿ｉ＿＋＿２、ｙ＿２＿ｉ＿
   ＋＿１、ｙ＿２＿ｉを次の論理式 ＠ｙ＿２＿ｉ＿＋＿２＠・（ｙ＿２＿ｉ＿＋＿１■ｙ＿
   ２＿ｉ）ｙ＿２＿ｉ＿＋＿２・（ｙ＿２＿ｉ＿＋＿１■
   ｙ＿２＿ｉ）＠ｙ＿２＿ｉ＿＋＿２・ｙ＿２＿ｉ＿＋＿
   １・ｙ＿２＿ｉｙ＿２＿ｉ＿＋＿２・＠ｙ＿２＿ｉ＿＋
   ＿１＠・＠ｙ＿２＿ｉ＠＠ｙ＿２＿ｉ＿＋＿２＠・＠ｙ
   ＿２＿ｉ＿＋＿１＠・＠ｙ＿２＿ｉ＠＋ｙ２＿ｉ＋＿２
   ・ｙ＿２＿ｉ＿＋＿１・ｙ＿２＿ｉ（但し、■は排他的
   論理和記号、・は論理積記号、＋は論理和記号）に基い
   てデコードし、５個の選択制御信号を択一的に発生する
   ことを特徴とする前記特許請求の範囲第２項または第３
   項に記載の並列乗算器。