JPS62101017A - 半導体層の形成方法 - Google Patents
半導体層の形成方法Info
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- JPS62101017A JPS62101017A JP24085785A JP24085785A JPS62101017A JP S62101017 A JPS62101017 A JP S62101017A JP 24085785 A JP24085785 A JP 24085785A JP 24085785 A JP24085785 A JP 24085785A JP S62101017 A JPS62101017 A JP S62101017A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体層の形成方法、特に半導体装置を製造
する際の薄膜半導体層の形成方法に関する。
する際の薄膜半導体層の形成方法に関する。
本発明は、薄膜半導体層の形成方法において、基板上に
形成した半導体層にドーズＩが一方向に順次大となる中
性イオンの注入領域を形成し、熱処理を行ってドーズ量
の小さい領域からドーズ量の大きい領域へ結晶成長を行
わせることによっ′Ｃ１単結晶成長（所謂ラテラル固相
エピタキシー）であればその単結晶成長層の長さを増大
させ、また多結晶成長であれば結晶粒を増大させるよう
にしたものである。
形成した半導体層にドーズＩが一方向に順次大となる中
性イオンの注入領域を形成し、熱処理を行ってドーズ量
の小さい領域からドーズ量の大きい領域へ結晶成長を行
わせることによっ′Ｃ１単結晶成長（所謂ラテラル固相
エピタキシー）であればその単結晶成長層の長さを増大
させ、また多結晶成長であれば結晶粒を増大させるよう
にしたものである。
半導体装置を製造する際の屯結晶半導体′ｆ＃膜の形成
方法としては、所謂ラテラル固相エピタキシー法が知ら
れている。これは、第３図に示すように例えばシリコン
基板（１）の表面に形成した５ｉＣｈ層（２）上に、一
部シリコン基板（１）に接するように多結晶又は非晶質
のシリコン薄膜（３）を被着形成して後、熱処理してシ
リコン基板（１）を種として之より漸次５ｉ０２層（２
）上のシリコン薄膜（：３）を単結晶化して行く方法で
ある。この場合、第３図Ａに示すようにシリコン薄ＩＱ
（３１に中性イオンであるシリコンイオンＳｉ＋（４１
をイオン注入して非晶質化して後、熱処理して単結晶成
長させることも知られている（ｌＥｘｔｅｎｄｅｄ
ＡｂｓＬｒａｃＬｓ ｏｆ Ｌｈｅ ２ｎｄ
ＩｎｔｅｒｎａｔｉｏｎａｌＷｏｒｋｓｔ＋ｏｐ
ｏｎ ＦｕＬｕｒｅ旧ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
−５０１Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ３Ｄ Ｉｎ
ｔｅｇｒａｔｉｏｎ −ＣＩ’ＥＤ ＳＯＩ／ ３Ｄ
ＷＯＲＫＳＩＩＯＰ 〕、 Ｍａｒｃｈ １９−２１．
１９８５．５ｈｕｚｅｎｊｉ。
方法としては、所謂ラテラル固相エピタキシー法が知ら
れている。これは、第３図に示すように例えばシリコン
基板（１）の表面に形成した５ｉＣｈ層（２）上に、一
部シリコン基板（１）に接するように多結晶又は非晶質
のシリコン薄膜（３）を被着形成して後、熱処理してシ
リコン基板（１）を種として之より漸次５ｉ０２層（２
）上のシリコン薄膜（：３）を単結晶化して行く方法で
ある。この場合、第３図Ａに示すようにシリコン薄ＩＱ
（３１に中性イオンであるシリコンイオンＳｉ＋（４１
をイオン注入して非晶質化して後、熱処理して単結晶成
長させることも知られている（ｌＥｘｔｅｎｄｅｄ
ＡｂｓＬｒａｃＬｓ ｏｆ Ｌｈｅ ２ｎｄ
ＩｎｔｅｒｎａｔｉｏｎａｌＷｏｒｋｓｔ＋ｏｐ
ｏｎ ＦｕＬｕｒｅ旧ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
−５０１Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ３Ｄ Ｉｎ
ｔｅｇｒａｔｉｏｎ −ＣＩ’ＥＤ ＳＯＩ／ ３Ｄ
ＷＯＲＫＳＩＩＯＰ 〕、 Ｍａｒｃｈ １９−２１．
１９８５．５ｈｕｚｅｎｊｉ。
１’Ｐ、６３−６８） 。
また、薄膜トランジスタでは、特性向上のために、絶縁
基板上の多結晶シリコン薄膜にＳｉ中をイオン注入して
非晶質化した後、低温熱処理して結晶粒径の大きい多結
晶シリコン薄膜を得る方法が知られている。
基板上の多結晶シリコン薄膜にＳｉ中をイオン注入して
非晶質化した後、低温熱処理して結晶粒径の大きい多結
晶シリコン薄膜を得る方法が知られている。
上述した従来のラテラル固相エピタキシー法では第３図
Ｂに示すようにシリコン基板（１１を種として単結晶成
長層（３Ａ）が横方向に成長して行（が、例えば６００
“Ｃの低温熱処理でもランダム核（５）が生成し、そこ
で単結晶成長が終るために単結晶成長１５（３Ａ）の長
さが制限されていた。例えばＳｉ中をイオン注入して後
の熱処理（６００℃、８時間）でも単結晶成長層（４）
の長さｄ□が約４μｍに制限されていた。
Ｂに示すようにシリコン基板（１１を種として単結晶成
長層（３Ａ）が横方向に成長して行（が、例えば６００
“Ｃの低温熱処理でもランダム核（５）が生成し、そこ
で単結晶成長が終るために単結晶成長１５（３Ａ）の長
さが制限されていた。例えばＳｉ中をイオン注入して後
の熱処理（６００℃、８時間）でも単結晶成長層（４）
の長さｄ□が約４μｍに制限されていた。
一方、薄膜トランジスタを形成するための多結晶半導体
薄膜においては、特性向上のために、より大きな結晶粒
径をもつ半導体薄膜が望まれる。
薄膜においては、特性向上のために、より大きな結晶粒
径をもつ半導体薄膜が望まれる。
本発明は、上述の点に鑑み、ラテラル固相エピタキシー
での単結晶成長層の長さの増大化、或は多結晶半導体薄
膜での結晶粒径の増大化を可能にした半導体層の形成方
法を提供するものである。
での単結晶成長層の長さの増大化、或は多結晶半導体薄
膜での結晶粒径の増大化を可能にした半導体層の形成方
法を提供するものである。
本発明は、基板上に形成した半導体層にドーズ量が一方
向に連続的または段階的に順次大となる中性イオンの注
入領域を形成し、熱処理を行ってドーズ量の小さい領域
からドーズ量の大きい領域へ結晶成長を行わせるように
なす。
向に連続的または段階的に順次大となる中性イオンの注
入領域を形成し、熱処理を行ってドーズ量の小さい領域
からドーズ量の大きい領域へ結晶成長を行わせるように
なす。
ラテラル固相エピタキシーの場合は、基板を単結晶半導
体基板ｔｘｔとし、この上に絶縁層（２）を介して一部
が基板（１１と接する如く多結晶又は非晶質の半導体層
（３）を形成する。そして、半導体層（３）において基
板（１）と接する部分を含む領域がドーズ量の小さい領
域００１となり°、これより横方向に向ってドーズ量の
大きい領域（１１）となるように半導体層（３）に中セ
トイオンｆｉｌ ４９１を注入し、ｉ４５処理を行うよ
うになす。
体基板ｔｘｔとし、この上に絶縁層（２）を介して一部
が基板（１１と接する如く多結晶又は非晶質の半導体層
（３）を形成する。そして、半導体層（３）において基
板（１）と接する部分を含む領域がドーズ量の小さい領
域００１となり°、これより横方向に向ってドーズ量の
大きい領域（１１）となるように半導体層（３）に中セ
トイオンｆｉｌ ４９１を注入し、ｉ４５処理を行うよ
うになす。
結晶粒径の大きい多結晶半導体層を形成する場合は、基
板を絶＃１基板とし、この上に多結晶又は非晶質の半導
体１倒を形成する。そして、この半導体層にドーズ量が
一方向に順次大となる中性イオンの注入領域を形成して
後、熱処理を行うようになす。
板を絶＃１基板とし、この上に多結晶又は非晶質の半導
体１倒を形成する。そして、この半導体層にドーズ量が
一方向に順次大となる中性イオンの注入領域を形成して
後、熱処理を行うようになす。
半導体Ｉｆ４に中性イオンを注入して半導体層を非晶質
化した場合、非晶質化の状態が中性イオンのドーズ量に
よって異なり、ドーズ量が大なる程、熱処理したときの
ランダム核生成の時間が遅れる。
化した場合、非晶質化の状態が中性イオンのドーズ量に
よって異なり、ドーズ量が大なる程、熱処理したときの
ランダム核生成の時間が遅れる。
第２図は厚さ８００人のシリコン層にｌＬ入するシリコ
ンイオンＳｉ＋のド−ズ量を変えたときの、 ６ｏ。
ンイオンＳｉ＋のド−ズ量を変えたときの、 ６ｏ。
°Ｃでの熱処理時間と、ランダム核の生成及び結晶粒径
の大きさとの関係を示す特性図である。曲線（１）は１
．５Ｘ １０’″’ ＩＩＵ ／ ＣＩＡ、曲線（１１
）は５ Ｘ １０１４１固／ｃＩｄ、曲線（ＩＩ＋ ）
は １．５Ｘ １０１５１１ＡＩ ／ ｃＩＩｌ、曲線
（ＴＶ）は５ ｘ １０１５（ｌムｌ ／ ｃ、ルであ
る。この第２図からも、ドーズ量が大となる程うンダム
核の生成時間が遅く、又、ドーズ川が少ない程結晶化が
早いことが判る。
の大きさとの関係を示す特性図である。曲線（１）は１
．５Ｘ １０’″’ ＩＩＵ ／ ＣＩＡ、曲線（１１
）は５ Ｘ １０１４１固／ｃＩｄ、曲線（ＩＩ＋ ）
は １．５Ｘ １０１５１１ＡＩ ／ ｃＩＩｌ、曲線
（ＴＶ）は５ ｘ １０１５（ｌムｌ ／ ｃ、ルであ
る。この第２図からも、ドーズ量が大となる程うンダム
核の生成時間が遅く、又、ドーズ川が少ない程結晶化が
早いことが判る。
従っ−Ｃ１例えばラテラル固相エピタキシーの場合、ド
ーズ量の小さい領域（ｌＯ）で単結晶化が進んでも、ド
ーズｍの大きい領域（１１）は未だランダム核が生成し
ないので単結晶化はさらにドーズ量の大きい領域（ＩＩ
）にも進み、横方向の単結晶成長層（３八）の長さＤは
人となる。
ーズ量の小さい領域（ｌＯ）で単結晶化が進んでも、ド
ーズｍの大きい領域（１１）は未だランダム核が生成し
ないので単結晶化はさらにドーズ量の大きい領域（ＩＩ
）にも進み、横方向の単結晶成長層（３八）の長さＤは
人となる。
又、多結晶半導体層の形成に利用した場合にはドーズ量
の人なる領域で結晶成長が大きくなり、結晶粒径の大き
な多結晶半導体層が得られる。（１１し、この場合は条
件が厳しい。
の人なる領域で結晶成長が大きくなり、結晶粒径の大き
な多結晶半導体層が得られる。（１１し、この場合は条
件が厳しい。
〔実施例］
以下、第１図を参照して本発明の詳細な説明する。
先ず第１同人に示すように、（１００）面を有するシリ
コン基板（１）上に開１１（も）を有した厚さ５０００
人程度の５ｉ（ｂ １ｍ（２）を形成して後、開口（６
）を含んで全面に例えばＣＶＤ （化学気相成長）法に
よる多結晶ンリニノン薄膜（又は水素化非晶質シリコン
ａ−３ｉ： Ｉｆ 、 Ｍ１３Ｄ （分子練成１↓）法
による非晶質シリコ〉′）（３）を被着形成する。次に
、多結晶シリコン薄膜（：（）の全面に低ドーズ量（例
えば８ Ｘ １０１４Ｉｌｌ ／ ｃｔＡ ）のシリコ
ンイオンＳｉ” （７）を注入して多結晶シリコン薄膜
（３）を非晶質化する。次に、第１図ｒ３に示すように
シリコン薄膜（３）上に開［］ （６）の端部より所定
距離ｄ２ （例えば３〜４μｍ）にわたって選択的にマ
スクｌｅｔ （８１を被着形成し、然る後、ソリロン薄
膜（３）のマスク層（８）の形成されない領域に高ドー
ズ量（例えば２ Ｘ １０１５（固／ｃＩ１１）のシリ
コンイオンＳｉ” （９）を注入する。これによってシ
リコン薄Ｉ漠（３）に低ドーズｍの領域００）と高ドー
ズ量の領域（１１）が形成される。
コン基板（１）上に開１１（も）を有した厚さ５０００
人程度の５ｉ（ｂ １ｍ（２）を形成して後、開口（６
）を含んで全面に例えばＣＶＤ （化学気相成長）法に
よる多結晶ンリニノン薄膜（又は水素化非晶質シリコン
ａ−３ｉ： Ｉｆ 、 Ｍ１３Ｄ （分子練成１↓）法
による非晶質シリコ〉′）（３）を被着形成する。次に
、多結晶シリコン薄膜（：（）の全面に低ドーズ量（例
えば８ Ｘ １０１４Ｉｌｌ ／ ｃｔＡ ）のシリコ
ンイオンＳｉ” （７）を注入して多結晶シリコン薄膜
（３）を非晶質化する。次に、第１図ｒ３に示すように
シリコン薄膜（３）上に開［］ （６）の端部より所定
距離ｄ２ （例えば３〜４μｍ）にわたって選択的にマ
スクｌｅｔ （８１を被着形成し、然る後、ソリロン薄
膜（３）のマスク層（８）の形成されない領域に高ドー
ズ量（例えば２ Ｘ １０１５（固／ｃＩ１１）のシリ
コンイオンＳｉ” （９）を注入する。これによってシ
リコン薄Ｉ漠（３）に低ドーズｍの領域００）と高ドー
ズ量の領域（１１）が形成される。
尚、低ドーズ量及び高ドーズ量のイオン注入に際して、
シリコン薄１１ Ｃ１１の膜厚が１０００Å以下であれ
ば夫々５０ＫｅＶ以・下の打込みエネルギーで１段のイ
オン注入でよい。しかしシリコン薄膜（３）の膜厚が１
０００人を越えるときには同じＦ−ズ量で打込みエネル
ギーを変えて２段以上のイオン注入を行い、中性イオン
の注入分布を膜厚方向に関して均一ならしめる。
シリコン薄１１ Ｃ１１の膜厚が１０００Å以下であれ
ば夫々５０ＫｅＶ以・下の打込みエネルギーで１段のイ
オン注入でよい。しかしシリコン薄膜（３）の膜厚が１
０００人を越えるときには同じＦ−ズ量で打込みエネル
ギーを変えて２段以上のイオン注入を行い、中性イオン
の注入分布を膜厚方向に関して均一ならしめる。
次に、５５０℃〜６００°Ｃの熱処理を施し、基板（１
１を種としてシリコン薄膜（３）を低ドーズ量の領域（
１０）から高ドーズ量の領域（１１）へとｒＱ結品成長
セしめる。このとき、低１・−ズ量の領域（１０）が全
て小結晶化された時点で未だ高ドーズ量の領域（１１）
ではランダム核が発生されないので、単結晶成長はさら
に高ドーズ量の領域（ｌｌ）−＼進む。この結果、第１
図Ｃに示すように例えば距離ｌ〕が１０μｍの長い単結
晶成長層（３Δ）が得られる。
１を種としてシリコン薄膜（３）を低ドーズ量の領域（
１０）から高ドーズ量の領域（１１）へとｒＱ結品成長
セしめる。このとき、低１・−ズ量の領域（１０）が全
て小結晶化された時点で未だ高ドーズ量の領域（１１）
ではランダム核が発生されないので、単結晶成長はさら
に高ドーズ量の領域（ｌｌ）−＼進む。この結果、第１
図Ｃに示すように例えば距離ｌ〕が１０μｍの長い単結
晶成長層（３Δ）が得られる。
尚、上潮ではシリコン薄膜（３）に横方向に沿って２つ
のドーズ９の異なる領域（１０）及び（１１）を形成し
たが、更にイオン注入を繰返し行ってシリコン薄膜（３
）に横方向に沿って３以上のドーズ量の異なる領域を順
次形成すれば、更に圏い単結晶成長層（３Ａ）が得られ
る。又、各イオン注入後に熱処理工程をおいて繰返して
もよい。
のドーズ９の異なる領域（１０）及び（１１）を形成し
たが、更にイオン注入を繰返し行ってシリコン薄膜（３
）に横方向に沿って３以上のドーズ量の異なる領域を順
次形成すれば、更に圏い単結晶成長層（３Ａ）が得られ
る。又、各イオン注入後に熱処理工程をおいて繰返して
もよい。
また、シリコン薄膜（３）が厚い場合には、厚み方向に
て同じ原理を利用して結晶成長時の厚み方向に関するラ
ンダム核生成を抑えるごともできる。
て同じ原理を利用して結晶成長時の厚み方向に関するラ
ンダム核生成を抑えるごともできる。
尚、他の実施例として絶縁基板上に多結晶シリ二１ン薄
膜を形成し３、〕の多結晶シリコン薄膜に上述の如くド
ーズ９が一方向に順次大となる中性イオンの注入領域を
形成し、熱処理を行えば、結晶粒１条の大きい多結晶シ
リコン薄１１央が得られる。
膜を形成し３、〕の多結晶シリコン薄膜に上述の如くド
ーズ９が一方向に順次大となる中性イオンの注入領域を
形成し、熱処理を行えば、結晶粒１条の大きい多結晶シ
リコン薄１１央が得られる。
（発明の効果〕
本発明によれば、基体十の！１６導体ｌγｉにドーズ戸
が一方向に順次大となるように中性イオンを注入して非
晶質化の状態が異なる領域を形成し、熱処理を行ってド
ーズＰの小さい領域からドーズ量の大きい領域へ結晶成
長せしめたことにより、ラテラル固相エピタキシーに通
用したときにはその中結品成１篠層の長大化を図ること
ができる。従って、例えば３次元の半導体デバイスを作
１にすする際に設計の自由度が増す。又、多結晶゛１（
ノダ体闇に適用し７たときには結晶粒径の大きな多結晶
半導体ｊ膏が得られる。
が一方向に順次大となるように中性イオンを注入して非
晶質化の状態が異なる領域を形成し、熱処理を行ってド
ーズＰの小さい領域からドーズ量の大きい領域へ結晶成
長せしめたことにより、ラテラル固相エピタキシーに通
用したときにはその中結品成１篠層の長大化を図ること
ができる。従って、例えば３次元の半導体デバイスを作
１にすする際に設計の自由度が増す。又、多結晶゛１（
ノダ体闇に適用し７たときには結晶粒径の大きな多結晶
半導体ｊ膏が得られる。
図面の簡ｆ１１な説明
第１図へ〜Ｃは本発明の実施例を示す工程図、第２図は
本発明の説明に供するドーズ量をパラメータとＬまた熱
処理時間とランダム核生成粒径との関係を示す特性図、
第６同大及び１３は従来のラテラル固相エピタキシーの
工程図で：ちる。
本発明の説明に供するドーズ量をパラメータとＬまた熱
処理時間とランダム核生成粒径との関係を示す特性図、
第６同大及び１３は従来のラテラル固相エピタキシーの
工程図で：ちる。
（１）は基板、（２）は絶紅層、（３）は半導体層、
（３Ａ）は単結晶成長層、（４１（７１（９＋は中性イ
オンである。
（３Ａ）は単結晶成長層、（４１（７１（９＋は中性イ
オンである。
Claims (1)
- 基板上に形成した半導体層にドーズ量が一方向に順次大
となる中性イオンの注入領域を形成し、熱処理を行って
ドーズ量の小さい領域からドーズ量の大きい領域へ結晶
成長を行わせることを特徴とする半導体層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24085785A JPS62101017A (ja) | 1985-10-28 | 1985-10-28 | 半導体層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24085785A JPS62101017A (ja) | 1985-10-28 | 1985-10-28 | 半導体層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62101017A true JPS62101017A (ja) | 1987-05-11 |
Family
ID=17065740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24085785A Pending JPS62101017A (ja) | 1985-10-28 | 1985-10-28 | 半導体層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101017A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169905A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 単結晶薄膜の製造方法 |
| JPS60246619A (ja) * | 1984-05-22 | 1985-12-06 | Hitachi Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-28 JP JP24085785A patent/JPS62101017A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169905A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 単結晶薄膜の製造方法 |
| JPS60246619A (ja) * | 1984-05-22 | 1985-12-06 | Hitachi Ltd | 半導体装置の製造方法 |
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