JPH0547660A - 半導体薄膜の固相成長方法 - Google Patents
半導体薄膜の固相成長方法Info
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- JPH0547660A JPH0547660A JP22214791A JP22214791A JPH0547660A JP H0547660 A JPH0547660 A JP H0547660A JP 22214791 A JP22214791 A JP 22214791A JP 22214791 A JP22214791 A JP 22214791A JP H0547660 A JPH0547660 A JP H0547660A
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Abstract
(57)【要約】
【構成】 （ａ）絶縁性基板上に不純物濃度の低い非晶
質半導体膜と不純物濃度の高い非晶質半導体膜を順次堆
積させ、（ｂ）前記積層された非晶質半導体膜に結晶成
長の核を生成させる熱アニール処理をし、（ｃ）前記核
が生成された膜のうち膜表面付近の不純物濃度の高い領
域にイオン注入を行いアモルファス化することで核の密
度を低減させ、（ｄ）前記核の密度が低減された膜を再
び熱処理して固相成長を行う。 【効果】 核密度の低い非晶質半導体層の形成時間の短
縮、低温で特性の優れたＳＯＩの提供。
質半導体膜と不純物濃度の高い非晶質半導体膜を順次堆
積させ、（ｂ）前記積層された非晶質半導体膜に結晶成
長の核を生成させる熱アニール処理をし、（ｃ）前記核
が生成された膜のうち膜表面付近の不純物濃度の高い領
域にイオン注入を行いアモルファス化することで核の密
度を低減させ、（ｄ）前記核の密度が低減された膜を再
び熱処理して固相成長を行う。 【効果】 核密度の低い非晶質半導体層の形成時間の短
縮、低温で特性の優れたＳＯＩの提供。
Description
【０００１】
【技術分野】本発明は、石英等の絶縁性基板上に大粒径
の結晶核をもつ半導体薄膜形成方法およびこの方法を使
用することにより作成した逆スタガー構成の薄膜半導体
素子に関する。
の結晶核をもつ半導体薄膜形成方法およびこの方法を使
用することにより作成した逆スタガー構成の薄膜半導体
素子に関する。
【０００２】
【従来技術】絶縁性基板上や、Ｓｉウエハ上の絶縁膜上
に結晶性の良いシリコン薄膜を形成する方法はＳＯＩ技
術として知られている。ＳＯＩ技術のうち再結晶化法と
呼ばれるものには多結晶や非晶質を一度溶融状態にし
て、その上で再結晶化させる方法と、溶融する温度まで
は昇温せずに、結晶の再配列を促進しながら結晶を成長
させる固相成長法がある。固相成長法では６００℃以下
の低温で再結晶化ができるため、低温化という点ですぐ
れている。固相成長法では、まず結晶成長の基点となる
核が生成され、その後核のまわりに結晶が成長する。一
般的に核生成のための活性化エネルギーは、固相成長の
ための活性化エネルギーに比べ小さいことが知られてい
る。従って、より低温で熱処理することは、核の生成密
度を下げる効果が著しい。核の生成密度が下がることに
より、より大きな結晶粒径を持つ半導体膜が得られるよ
うになる。結晶の平均粒径は、核生成密度の1/2乗に逆
比例する関係にある。結局大きな粒径の結晶を得るには
核生成密度を低く抑える必要がある。５５０℃〜６００
℃の低温で熱処理することは、前に述べたように核の生
成密度を減らすという点で好ましいが、核が生成される
までの時間（潜伏時間）が非常に長くなるため実用的で
ないのが欠点である。これに対して、特開平２−２３８
６１７号公報の技術では７００〜８００℃の高温短時間
熱処理工程につづいて第１のアニール工程および第１の
アニール工程より低温の第２のアニール工程を採用する
ことによる固相成長方法を提案している。一方、本発明
者は先に特願平３−１４７８０号において、絶縁基板上
に不純物濃度の異なる非晶質半導体層を積層し熱アニー
ルによって結晶成長の核を生成した後、膜表面の核密度
の高い領域をエッチングによって除去し、再び熱アニー
ルにより固相成長を行う方法について提供しているが、
エッチング工程を必要とすること、さらにエッチングガ
ス（ＳＦ6，ＣＦ4，Ｏ2等）によるエッチング表面の汚
染（ＣやＦの残留）のために、固相成長の熱アニールを
行う前に表面のクリーニング処理を施す等の手間が必要
であった。またエッチング除去する半導体層の膜厚分を
固相成長後必要とされる膜厚に付加してあらかじめ基板
上に堆積する必要があった。
に結晶性の良いシリコン薄膜を形成する方法はＳＯＩ技
術として知られている。ＳＯＩ技術のうち再結晶化法と
呼ばれるものには多結晶や非晶質を一度溶融状態にし
て、その上で再結晶化させる方法と、溶融する温度まで
は昇温せずに、結晶の再配列を促進しながら結晶を成長
させる固相成長法がある。固相成長法では６００℃以下
の低温で再結晶化ができるため、低温化という点ですぐ
れている。固相成長法では、まず結晶成長の基点となる
核が生成され、その後核のまわりに結晶が成長する。一
般的に核生成のための活性化エネルギーは、固相成長の
ための活性化エネルギーに比べ小さいことが知られてい
る。従って、より低温で熱処理することは、核の生成密
度を下げる効果が著しい。核の生成密度が下がることに
より、より大きな結晶粒径を持つ半導体膜が得られるよ
うになる。結晶の平均粒径は、核生成密度の1/2乗に逆
比例する関係にある。結局大きな粒径の結晶を得るには
核生成密度を低く抑える必要がある。５５０℃〜６００
℃の低温で熱処理することは、前に述べたように核の生
成密度を減らすという点で好ましいが、核が生成される
までの時間（潜伏時間）が非常に長くなるため実用的で
ないのが欠点である。これに対して、特開平２−２３８
６１７号公報の技術では７００〜８００℃の高温短時間
熱処理工程につづいて第１のアニール工程および第１の
アニール工程より低温の第２のアニール工程を採用する
ことによる固相成長方法を提案している。一方、本発明
者は先に特願平３−１４７８０号において、絶縁基板上
に不純物濃度の異なる非晶質半導体層を積層し熱アニー
ルによって結晶成長の核を生成した後、膜表面の核密度
の高い領域をエッチングによって除去し、再び熱アニー
ルにより固相成長を行う方法について提供しているが、
エッチング工程を必要とすること、さらにエッチングガ
ス（ＳＦ6，ＣＦ4，Ｏ2等）によるエッチング表面の汚
染（ＣやＦの残留）のために、固相成長の熱アニールを
行う前に表面のクリーニング処理を施す等の手間が必要
であった。またエッチング除去する半導体層の膜厚分を
固相成長後必要とされる膜厚に付加してあらかじめ基板
上に堆積する必要があった。
【０００３】
【目的】本発明の目的は、さらに新しい固相成長法を提
案するものであって、具体的には、絶縁性基板上に堆積
された非晶質シリコン薄膜を固相成長させる工程におい
て、前に述べた長時間（数百時間）の熱処理を必要とす
る欠点を解決し、さらに核生成の密度を低く抑えた状態
で熱処理し、粒径の大きい結晶を有するシリコン薄膜を
固相成長させる方法を提供することである。本発明の他
の目的は、特願平３−１４７８０号のようなエッチング
工程を使用しない方法を提供する点にある。
案するものであって、具体的には、絶縁性基板上に堆積
された非晶質シリコン薄膜を固相成長させる工程におい
て、前に述べた長時間（数百時間）の熱処理を必要とす
る欠点を解決し、さらに核生成の密度を低く抑えた状態
で熱処理し、粒径の大きい結晶を有するシリコン薄膜を
固相成長させる方法を提供することである。本発明の他
の目的は、特願平３−１４７８０号のようなエッチング
工程を使用しない方法を提供する点にある。
【０００４】
【構成】本発明の第１は、（ａ）絶縁性基板上に不純物
濃度の低い非晶質半導体膜と不純物濃度の高い非晶質半
導体膜を順次堆積させる工程と、（ｂ）前記積層された
非晶質半導体膜に熱処理をして結晶成長の核を生成させ
る熱アニール工程と、（ｃ）前記核が生成された膜のう
ち膜表面付近の不純物濃度の高い領域にイオン注入を行
いアモルファス化することで核の密度を低減する工程
と、（ｄ）前記核の密度が低減された膜を再び熱処理し
て固相成長を行う熱アニール工程を有することを特徴と
する半導体薄膜の固相成長方法に関する。本発明の第２
は、請求項１記載の固相成長方法により作成された半導
体薄膜をゲート電極とし、前記半導体層の熱酸化により
ゲート酸化膜が形成されていることを特徴とする逆スタ
ガー構成の薄膜半導体素子に関する。本発明の第３は、
チャンネル領域も請求項１記載の固相成長方法により形
成された半導体薄膜である請求項２記載の逆スタガー構
成の薄膜半導体素子に関する。
濃度の低い非晶質半導体膜と不純物濃度の高い非晶質半
導体膜を順次堆積させる工程と、（ｂ）前記積層された
非晶質半導体膜に熱処理をして結晶成長の核を生成させ
る熱アニール工程と、（ｃ）前記核が生成された膜のう
ち膜表面付近の不純物濃度の高い領域にイオン注入を行
いアモルファス化することで核の密度を低減する工程
と、（ｄ）前記核の密度が低減された膜を再び熱処理し
て固相成長を行う熱アニール工程を有することを特徴と
する半導体薄膜の固相成長方法に関する。本発明の第２
は、請求項１記載の固相成長方法により作成された半導
体薄膜をゲート電極とし、前記半導体層の熱酸化により
ゲート酸化膜が形成されていることを特徴とする逆スタ
ガー構成の薄膜半導体素子に関する。本発明の第３は、
チャンネル領域も請求項１記載の固相成長方法により形
成された半導体薄膜である請求項２記載の逆スタガー構
成の薄膜半導体素子に関する。
【０００５】前記不純物濃度の低い場合の目安は、通常
不純物濃度が１×１０16〜１×１０17（atom／cc）含ま
れている場合であり、とくに好ましくは１×１０16〜５
×１０16（atom／cc）含まれている場合である。前記不
純物濃度の高い場合の目安は、通常不純物濃度が１×１
０20〜１×１０21（atom／cc）含まれている場合であ
り、とくに好ましくは２×１０20〜５×１０20（atom／
cc）含まれている場合である。
不純物濃度が１×１０16〜１×１０17（atom／cc）含ま
れている場合であり、とくに好ましくは１×１０16〜５
×１０16（atom／cc）含まれている場合である。前記不
純物濃度の高い場合の目安は、通常不純物濃度が１×１
０20〜１×１０21（atom／cc）含まれている場合であ
り、とくに好ましくは２×１０20〜５×１０20（atom／
cc）含まれている場合である。
【０００６】つぎに、本発明を具体的に説明する。ま
ず、図１(a)に示すように、絶縁性基板１上に、膜中の
不純物濃度の低い条件で非晶質シリコン薄膜２を堆積す
る。ここではＬＰＣＶＤ法及びプラズマＣＶＤ法の場合
の条件を記述する。〔 〕内は好ましい範囲を示す。 (1) ＬＰＣＶＤ法の場合の１例 原料ガス Ｓｉ2Ｈ6 （純度99.999％） 圧力 ０.２Torr 〔0.1〜0.5Torr〕 基板温度 ５００℃ 〔470〜530℃〕 膜厚 １５００Å〔1000〜3000Å〕 (2) プラズマＣＶＤ法の場合 原料ガス １０％SiH4 (純度99.999%)＋H2(純度99.9999
9%) 圧力 ０.６ Torr 〔0.1〜0.8Torr〕 基板温度 １００℃ 〔70〜150℃〕 RFパワー ３０Ｗ 〔20〜100Ｗ〕 膜厚 １５００Å〔1000〜3000Å〕 さらに、不純物濃度の高い条件で非晶質シリコン薄膜３
を堆積する。(1)のＬＰＣＶＤ法の場合は、Ｓｉ2Ｈ6に
ＰＨ3を流量比で１/１０3程度〔１/１０4〜１/１０3〕
混入（高濃度の場合に相当）させて堆積を行う。(2)の
プラズマＣＶＤ法ではＳｉＨ4にＰＨ3を同程度混入させ
て堆積を行う。この他不純物としてＣ，Ｎ，Ｏを導入す
るためにはＣＨ4，Ｎ2Ｏ，ＣＯ2，ＮＨ3等を混入させ
る。３の膜厚としては５００Å〔300〜700Å〕とした。
図１(b)は図１(a)の状態のものをＮ2雰囲気中で600℃の
温度で12時間熱処理した後の状態を示す図で、４は表面
及び２と３の層の界面付近に生成した結晶核を表わして
いる。非晶質シリコン中の不純物Ｐ，Ｎ，Ｃ，Ｏ等は核
生成までの潜伏時間を短くし、核生成速度を大きくする
効果があるが、２の層はこれらの不純物濃度が低いた
め、この程度の時間の熱処理では２の膜中には核生成が
ほとんど見られない。次に、図１（ｂ）の状態から膜表
面近傍にＳｉイオン注入を行い、アモルファス化した状
態を示したのが図１（ｃ）である。３′は先に生成され
た結晶核が少し部分的に残っている状態の不純物の少な
い非晶質シリコン層である。Ｓｉイオン注入条件は、４
０ＫｅＶ，２×１０15cm-2である。この条件で表面から
５００〜７００Åの深さまでアモルファス化される。図
１（ｃ）の状態からＮ2雰囲気中６００℃の温度で約２
４時間のアニールを行い、平均結晶粒径約２.５μmの結
晶粒径を持つ半導体層が得られた。図２は前記具体例に
おける核生成速度及び潜伏時間のＰＨ3／ＳｉＨ4濃度依
存性を示すグラフである。また、図３は第２、第３の本
発明の具体例である。すなわち、本発明の固相成長方法
によって作成された大粒径のＳｉ層２３をゲート電極と
して形成した後、温度９００℃で熱酸化膜２７を形成
し、さらにその上に本発明の固相成長方法をくり返し用
い、チャンネル領域２４、ソース領域２６、ドレイン領
域２５を形成したものである。
ず、図１(a)に示すように、絶縁性基板１上に、膜中の
不純物濃度の低い条件で非晶質シリコン薄膜２を堆積す
る。ここではＬＰＣＶＤ法及びプラズマＣＶＤ法の場合
の条件を記述する。〔 〕内は好ましい範囲を示す。 (1) ＬＰＣＶＤ法の場合の１例 原料ガス Ｓｉ2Ｈ6 （純度99.999％） 圧力 ０.２Torr 〔0.1〜0.5Torr〕 基板温度 ５００℃ 〔470〜530℃〕 膜厚 １５００Å〔1000〜3000Å〕 (2) プラズマＣＶＤ法の場合 原料ガス １０％SiH4 (純度99.999%)＋H2(純度99.9999
9%) 圧力 ０.６ Torr 〔0.1〜0.8Torr〕 基板温度 １００℃ 〔70〜150℃〕 RFパワー ３０Ｗ 〔20〜100Ｗ〕 膜厚 １５００Å〔1000〜3000Å〕 さらに、不純物濃度の高い条件で非晶質シリコン薄膜３
を堆積する。(1)のＬＰＣＶＤ法の場合は、Ｓｉ2Ｈ6に
ＰＨ3を流量比で１/１０3程度〔１/１０4〜１/１０3〕
混入（高濃度の場合に相当）させて堆積を行う。(2)の
プラズマＣＶＤ法ではＳｉＨ4にＰＨ3を同程度混入させ
て堆積を行う。この他不純物としてＣ，Ｎ，Ｏを導入す
るためにはＣＨ4，Ｎ2Ｏ，ＣＯ2，ＮＨ3等を混入させ
る。３の膜厚としては５００Å〔300〜700Å〕とした。
図１(b)は図１(a)の状態のものをＮ2雰囲気中で600℃の
温度で12時間熱処理した後の状態を示す図で、４は表面
及び２と３の層の界面付近に生成した結晶核を表わして
いる。非晶質シリコン中の不純物Ｐ，Ｎ，Ｃ，Ｏ等は核
生成までの潜伏時間を短くし、核生成速度を大きくする
効果があるが、２の層はこれらの不純物濃度が低いた
め、この程度の時間の熱処理では２の膜中には核生成が
ほとんど見られない。次に、図１（ｂ）の状態から膜表
面近傍にＳｉイオン注入を行い、アモルファス化した状
態を示したのが図１（ｃ）である。３′は先に生成され
た結晶核が少し部分的に残っている状態の不純物の少な
い非晶質シリコン層である。Ｓｉイオン注入条件は、４
０ＫｅＶ，２×１０15cm-2である。この条件で表面から
５００〜７００Åの深さまでアモルファス化される。図
１（ｃ）の状態からＮ2雰囲気中６００℃の温度で約２
４時間のアニールを行い、平均結晶粒径約２.５μmの結
晶粒径を持つ半導体層が得られた。図２は前記具体例に
おける核生成速度及び潜伏時間のＰＨ3／ＳｉＨ4濃度依
存性を示すグラフである。また、図３は第２、第３の本
発明の具体例である。すなわち、本発明の固相成長方法
によって作成された大粒径のＳｉ層２３をゲート電極と
して形成した後、温度９００℃で熱酸化膜２７を形成
し、さらにその上に本発明の固相成長方法をくり返し用
い、チャンネル領域２４、ソース領域２６、ドレイン領
域２５を形成したものである。
【０００７】
【効果】 低密度の核生成までの時間が大巾に短縮で
きた。 低核生成密度下で結晶粒径の大きな多結晶シリコン
が得られた。 低温で、特性の優れたＳＯＩを提供することができ
る。 大粒径のシリコン薄膜からゲート絶縁膜を作成する
ので絶縁膜はより平坦化され、その上に形成されるシリ
コン薄膜はさらに特性が向上する。
きた。 低核生成密度下で結晶粒径の大きな多結晶シリコン
が得られた。 低温で、特性の優れたＳＯＩを提供することができ
る。 大粒径のシリコン薄膜からゲート絶縁膜を作成する
ので絶縁膜はより平坦化され、その上に形成されるシリ
コン薄膜はさらに特性が向上する。
【図１】(a)、(b)、(c)により第１の本発明の製造工程
例を示す。
例を示す。
【図２】本発明の具体例における核生成速度および潜伏
時間のＰＨ3／ＳｉＨ4の濃度依存性を示すグラフであ
り、△−△はアニール開始から核が発生するまでの時
間、すなわち潜伏時間をしめし、○…○は核が発生する
割合を表わすもので核生成速度に相当する。
時間のＰＨ3／ＳｉＨ4の濃度依存性を示すグラフであ
り、△−△はアニール開始から核が発生するまでの時
間、すなわち潜伏時間をしめし、○…○は核が発生する
割合を表わすもので核生成速度に相当する。
【図３】本発明の逆スタガ型薄膜半導体素子の一例を示
す説明図である。
す説明図である。
１ 絶縁性基板 ２ 不純物濃度を低い条件で堆積した非晶質シリコン薄
膜 ３ 不純物濃度を高い条件で堆積した非晶質シリコン薄
膜 ３′ 結晶核が少し部分的に残っている状態の不純物の
少ない非晶質シリコン薄膜 ４ 結晶核 ２３ ゲート電極 ２４ チャンネル領域 ２５ ドレイン領域 ２６ ソース領域 ２７ 熱酸化膜
膜 ３ 不純物濃度を高い条件で堆積した非晶質シリコン薄
膜 ３′ 結晶核が少し部分的に残っている状態の不純物の
少ない非晶質シリコン薄膜 ４ 結晶核 ２３ ゲート電極 ２４ チャンネル領域 ２５ ドレイン領域 ２６ ソース領域 ２７ 熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ａ 7738−4Ｍ 29/784 // Ｈ０１Ｌ 21/265
Claims (3)
- 【請求項１】 （ａ）絶縁性基板上に不純物濃度の低い
非晶質半導体膜と不純物濃度の高い非晶質半導体膜を順
次堆積させる工程と、（ｂ）前記積層された非晶質半導
体膜に熱処理をして結晶成長の核を生成させる熱アニー
ル工程と、（ｃ）前記核が生成された膜のうち膜表面付
近の不純物濃度の高い領域にイオン注入を行いアモルフ
ァス化することで核の密度を低減する工程と、（ｄ）前
記核の密度が低減された膜を再び熱処理して固相成長を
行う熱アニール工程を有することを特徴とする半導体薄
膜の固相成長方法。 - 【請求項２】 請求項１記載の固相成長方法により作成
された半導体薄膜をゲート電極とし、前記半導体層の熱
酸化によりゲート酸化膜が形成されていることを特徴と
する逆スタガー構成の薄膜半導体素子。 - 【請求項３】 チャンネル領域も請求項１記載の固相成
長方法により形成された半導体薄膜である請求項２記載
の逆スタガー構成の薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214791A JPH0547660A (ja) | 1991-08-07 | 1991-08-07 | 半導体薄膜の固相成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214791A JPH0547660A (ja) | 1991-08-07 | 1991-08-07 | 半導体薄膜の固相成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547660A true JPH0547660A (ja) | 1993-02-26 |
Family
ID=16777920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22214791A Pending JPH0547660A (ja) | 1991-08-07 | 1991-08-07 | 半導体薄膜の固相成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766989A (en) * | 1994-12-27 | 1998-06-16 | Matsushita Electric Industrial Co., Ltd. | Method for forming polycrystalline thin film and method for fabricating thin-film transistor |
| US6383899B1 (en) * | 1996-04-05 | 2002-05-07 | Sharp Laboratories Of America, Inc. | Method of forming polycrystalline semiconductor film from amorphous deposit by modulating crystallization with a combination of pre-annealing and ion implantation |
| US7845367B2 (en) * | 2006-07-28 | 2010-12-07 | Hitachi Construction Machinery Co., Ltd. | Lock device for operation pattern selecting valve |
-
1991
- 1991-08-07 JP JP22214791A patent/JPH0547660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766989A (en) * | 1994-12-27 | 1998-06-16 | Matsushita Electric Industrial Co., Ltd. | Method for forming polycrystalline thin film and method for fabricating thin-film transistor |
| US6383899B1 (en) * | 1996-04-05 | 2002-05-07 | Sharp Laboratories Of America, Inc. | Method of forming polycrystalline semiconductor film from amorphous deposit by modulating crystallization with a combination of pre-annealing and ion implantation |
| US7845367B2 (en) * | 2006-07-28 | 2010-12-07 | Hitachi Construction Machinery Co., Ltd. | Lock device for operation pattern selecting valve |
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