JPS62101112A - サンプリング周波数変換回路 - Google Patents
サンプリング周波数変換回路Info
- Publication number
- JPS62101112A JPS62101112A JP24114585A JP24114585A JPS62101112A JP S62101112 A JPS62101112 A JP S62101112A JP 24114585 A JP24114585 A JP 24114585A JP 24114585 A JP24114585 A JP 24114585A JP S62101112 A JPS62101112 A JP S62101112A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- coefficient
- sampling frequency
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル化されたアナログ信号のサンプリ
ング周波数を変換する回路に関する。
ング周波数を変換する回路に関する。
入力サンプリング周期で発生される一連のアドレスでも
って係数テーブルメモリの一連の係数セットを周期的に
アドレスし、出力サンプリング周波数に対応したタイミ
ングで指定される一つの係数セットと入力サンプル列と
の演算を施して出力サンプル値を得るように構成し、入
力と出力との夫々のサンプル点の個々の時間差を計測し
ないで非同期のサンプリング周波数変換を可能にしたも
のである。
って係数テーブルメモリの一連の係数セットを周期的に
アドレスし、出力サンプリング周波数に対応したタイミ
ングで指定される一つの係数セットと入力サンプル列と
の演算を施して出力サンプル値を得るように構成し、入
力と出力との夫々のサンプル点の個々の時間差を計測し
ないで非同期のサンプリング周波数変換を可能にしたも
のである。
第８図は特開昭５７−１１５０１５号に開示されたサン
プリング周波数変換回路で、第９図に入力、出力のサン
プル列のタイムチャートを示す。
プリング周波数変換回路で、第９図に入力、出力のサン
プル列のタイムチャートを示す。
このサンプリング周波数変換回路では、基本的には入力
と出力とのサンプリングタイミングの時間差をカウンタ
で求め、時間差情報をディジタルフィルタの乗算係数に
変換して、ディジタルフィル夕において入力サンプル列
のサンプリングレートを変更した出力サンプル列を得て
いる。即ち、まず入力サンプリング周波数ｆＸのタイミ
ングパルスをＰＬＬ回路１に供給して十分に逓倍された
クロックパルスを発生させ、このクロックパルスをカウ
ンタ２で計数して、入力サンプリング周波数ｆＸと出力
サンプリング周波数ｆ、の各タイミングパルスで定まる
スタート／ストップの時間差を測定する。計測された時
間差情報φ５、即ち入力サンプル点と出力サンプル点と
のずれに応じた時間差は時間差−係数変換回路３に送ら
れ、時間差に応じた乗算係数が導出される。そしてこの
乗算係数を用いてディジタルフィルタ４でサンプル列を
たたみ込み演算し、出力サンプル点のサンプル値を出力
する。
と出力とのサンプリングタイミングの時間差をカウンタ
で求め、時間差情報をディジタルフィルタの乗算係数に
変換して、ディジタルフィル夕において入力サンプル列
のサンプリングレートを変更した出力サンプル列を得て
いる。即ち、まず入力サンプリング周波数ｆＸのタイミ
ングパルスをＰＬＬ回路１に供給して十分に逓倍された
クロックパルスを発生させ、このクロックパルスをカウ
ンタ２で計数して、入力サンプリング周波数ｆＸと出力
サンプリング周波数ｆ、の各タイミングパルスで定まる
スタート／ストップの時間差を測定する。計測された時
間差情報φ５、即ち入力サンプル点と出力サンプル点と
のずれに応じた時間差は時間差−係数変換回路３に送ら
れ、時間差に応じた乗算係数が導出される。そしてこの
乗算係数を用いてディジタルフィルタ４でサンプル列を
たたみ込み演算し、出力サンプル点のサンプル値を出力
する。
第８図の従来回路では、カウンタ２でスタート・ストッ
プを頻繁に繰り返すので、カウントエラーが生じ易く、
サンプリングレートの変換を確実に行うことができない
問題がある。
プを頻繁に繰り返すので、カウントエラーが生じ易く、
サンプリングレートの変換を確実に行うことができない
問題がある。
本発明はこの問題にかんがみ、人出力タイミングの時間
差の計測を不要にし、より簡単な回路手段で確実なサン
プリングレート変換を行わせることを目的とする。
差の計測を不要にし、より簡単な回路手段で確実なサン
プリングレート変換を行わせることを目的とする。
第１図の実施例に示すように、入力サンプリング周波数
ｆＸのタイミングパルスに同期したクロックパルスを計
数して一連のアドレスを周期的に形成するカウンタ２が
設けられている。上記アドレスによって係数テーブルメ
モリ５に書込まれた一連の係数セットが順次指定される
。ディジタルフィルタ４又は多項式補間演算回路のよう
な演算回路が、出力サンプリング周波数に対応して出力
タイミングごとに上記アドレス指定された係数セットの
１つを用いて入力サンプル列に対して演算を施して出力
サンプル値を導出する。
ｆＸのタイミングパルスに同期したクロックパルスを計
数して一連のアドレスを周期的に形成するカウンタ２が
設けられている。上記アドレスによって係数テーブルメ
モリ５に書込まれた一連の係数セットが順次指定される
。ディジタルフィルタ４又は多項式補間演算回路のよう
な演算回路が、出力サンプリング周波数に対応して出力
タイミングごとに上記アドレス指定された係数セットの
１つを用いて入力サンプル列に対して演算を施して出力
サンプル値を導出する。
入力と手段とのサンプル点の時間差を個々のサンプル点
ごとに計測する必要が無く、係数メモリに対する循環的
なアドレス指定と、アドレス指定された係数セットの１
つを抽出することによって時間差に応じて係数セットが
得られる。入力端のアドレスカウンタ２の動作は、スタ
ート・ストップを繰り返さないので非常に安定であり、
これによってサンプリング周波数変換の正確な動作が期
待できる。
ごとに計測する必要が無く、係数メモリに対する循環的
なアドレス指定と、アドレス指定された係数セットの１
つを抽出することによって時間差に応じて係数セットが
得られる。入力端のアドレスカウンタ２の動作は、スタ
ート・ストップを繰り返さないので非常に安定であり、
これによってサンプリング周波数変換の正確な動作が期
待できる。
第１図は本発明の一実施例を示すサンプリング周波数変
換回路のブロック図である。本発明では、入力と出力と
のサンプリング点の時間差の計測を行わずに、時間差に
対応してフィルタの演算係数を記憶した係数テーブルメ
モリに対して、入力のサンプリング・タイミングに関連
させて一連の係数セットを周期的にアドレス指定可能に
し、更に出力サンプリング・タイミングで定まる１つの
係数セントを用いて入力サンプル列に対して演算を施し
て出力サンプル値を得る構成になっている。
換回路のブロック図である。本発明では、入力と出力と
のサンプリング点の時間差の計測を行わずに、時間差に
対応してフィルタの演算係数を記憶した係数テーブルメ
モリに対して、入力のサンプリング・タイミングに関連
させて一連の係数セットを周期的にアドレス指定可能に
し、更に出力サンプリング・タイミングで定まる１つの
係数セントを用いて入力サンプル列に対して演算を施し
て出力サンプル値を得る構成になっている。
第１図において、入力サンプリング周波数ｆつのタイミ
ング・パルスはＰＬＬ回路１で周波数が逓倍されてから
クロックパルスとしてカウンタ２に与えられる。サンプ
リングレートの変換比がＬ／Ｍ（Ｌ、Ｍ：整数）である
とき、ＰＬＬ回路１の逓倍率はしてある。カウンタ２は
、フルカウント値がＬで、計数値Ｏ〜Ｌの間を循環計数
する。
ング・パルスはＰＬＬ回路１で周波数が逓倍されてから
クロックパルスとしてカウンタ２に与えられる。サンプ
リングレートの変換比がＬ／Ｍ（Ｌ、Ｍ：整数）である
とき、ＰＬＬ回路１の逓倍率はしてある。カウンタ２は
、フルカウント値がＬで、計数値Ｏ〜Ｌの間を循環計数
する。
循環計数の周期は入力のタイミング・パルスの周波数ｆ
Ｘで定まり、出力サンプリング周波数ｆ。
Ｘで定まり、出力サンプリング周波数ｆ。
のタイミングパルスとは全（非同期である。
カウンタ２の出力は係数テーブルメモリ５のアドレスポ
インタとして使用されるために、係数テーブルメモリ５
のアドレスデコーダ５ａに導出される。係数テーブルメ
モリ５は、後段のディジタルフィルタ４に与える乗算係
数のセントを入出力タイミングの時間差φ。、φ１／シ
、φ２／Ｌ１φ３／Ｌ、−一−−−・・−・−φ（Ｌ−
１１／Ｌに対応して記憶している。カウンタ２の出力に
よって作られるアドレスポインタは、入力タイミングパ
ルスの周期でこれらの時間差に対応したアドレスφ。、
φＩ／Ｌ −−〜−−−−・−−−一−−・・−を順次
指定する。カウンタ２は循環カウントを繰り返している
ので、アドレス指定も循環的に繰り返される。カウンタ
２のフルカウント値はアドレスポインタの総数と一致す
る。
インタとして使用されるために、係数テーブルメモリ５
のアドレスデコーダ５ａに導出される。係数テーブルメ
モリ５は、後段のディジタルフィルタ４に与える乗算係
数のセントを入出力タイミングの時間差φ。、φ１／シ
、φ２／Ｌ１φ３／Ｌ、−一−−−・・−・−φ（Ｌ−
１１／Ｌに対応して記憶している。カウンタ２の出力に
よって作られるアドレスポインタは、入力タイミングパ
ルスの周期でこれらの時間差に対応したアドレスφ。、
φＩ／Ｌ −−〜−−−−・−−−一−−・・−を順次
指定する。カウンタ２は循環カウントを繰り返している
ので、アドレス指定も循環的に繰り返される。カウンタ
２のフルカウント値はアドレスポインタの総数と一致す
る。
係数テーブルメモリ５からは、フィルタ演算に必要な１
セント分の係数データがアドレス指定ごとに同時に（並
列的に）続出される。読出された係数データは、出カバ
ソファ６を通じてディジタルフィルタ４に導出される。
セント分の係数データがアドレス指定ごとに同時に（並
列的に）続出される。読出された係数データは、出カバ
ソファ６を通じてディジタルフィルタ４に導出される。
出力バッファ６はトライステート形で、出力サンプリン
グ周波数ｆ。
グ周波数ｆ。
に対応したタイミングパルスで導通する。このタイミン
グパルスは演算スタート信号としてディジタルフィルタ
４にも与えられる。従って出力側タイミングパルスが発
生したとき、そのときにアドレスポインタが指定する係
数セットがディジタルフィルタ４に取込まれる。ディジ
タルフィルタ４では、この係数セントを用いて入力サン
プル列に対してたたみ込み演算等が施され、出力サンプ
ル値が算出されて導出される。
グパルスは演算スタート信号としてディジタルフィルタ
４にも与えられる。従って出力側タイミングパルスが発
生したとき、そのときにアドレスポインタが指定する係
数セットがディジタルフィルタ４に取込まれる。ディジ
タルフィルタ４では、この係数セントを用いて入力サン
プル列に対してたたみ込み演算等が施され、出力サンプ
ル値が算出されて導出される。
次に第２図〜第４図を参照して係数テーブル内の係数セ
ット及び演算手順について説明する。第２図入力及び出
力のサンプル列のタイムチャートで、第３図はディジタ
ルフィルタ４に与えられているローパスフィルタ特性の
インパルス応答グラフである。また第４図は入力サンプ
ル列及び出力のサンプル列の周波数スペクトラムである
。
ット及び演算手順について説明する。第２図入力及び出
力のサンプル列のタイムチャートで、第３図はディジタ
ルフィルタ４に与えられているローパスフィルタ特性の
インパルス応答グラフである。また第４図は入力サンプ
ル列及び出力のサンプル列の周波数スペクトラムである
。
サンプリングレートの変換比をＬ／Ｍ （Ｌ、 Ｍ：整
数）とすると、ディジタルフィルタ４においてまず第２
図に示すように、入力サンプル列（ｘ４）の各サンプル
間にＬ−１個の零値を持つサンプルを間挿する。この例
ではＬ／Ｍ＝４１５で、Ｌ−１＝３個の零値を間挿して
いる。この零値間挿処理（オーバーサンプリング）によ
り、ｆ％をサンプリング周波数とする第４図Ａのような
入力サンプル列（ｘｌ）のスペクトルは、第４図Ｂのよ
うに見かけ上、サンプリング周波数４ｆＸ（Ｌｆ、）の
回りに分布するようになる。なお入力サンプル列の信号
成分のスペクトル分布自体は変化すること無く保存され
ている。
数）とすると、ディジタルフィルタ４においてまず第２
図に示すように、入力サンプル列（ｘ４）の各サンプル
間にＬ−１個の零値を持つサンプルを間挿する。この例
ではＬ／Ｍ＝４１５で、Ｌ−１＝３個の零値を間挿して
いる。この零値間挿処理（オーバーサンプリング）によ
り、ｆ％をサンプリング周波数とする第４図Ａのような
入力サンプル列（ｘｌ）のスペクトルは、第４図Ｂのよ
うに見かけ上、サンプリング周波数４ｆＸ（Ｌｆ、）の
回りに分布するようになる。なお入力サンプル列の信号
成分のスペクトル分布自体は変化すること無く保存され
ている。
次にディジタルフィルタ４において、第４図Ｃのように
Ｌｆｘ／２以下の帯域で入力又は出力の低い方のサンプ
リング周波数（この例ではｆ、＜ｆや）を持つ信号帯域
を通過させるローパスフィルタ処理を行う。ローパスフ
ィルタ特性は第３図のようなインパルス応答を示すもの
でよく、この応答特性の離散振幅値に０・・−・−・−
・−・−−−−−−ｋ 、 −・−・・・−・・−・−
ｋＺｒを演算係数列として入力サンプル列（ｘ、１とた
たみ込み演算を行えば、第４図Ｃのようなスペクトラム
を持つＬ倍の個数のサンプル点についてに補間されたサ
ンプル列が得られる。このサンプル列に対してサンプル
数を１／Ｍに減少させるような間引き処理（この例では
１１５で、５個に対して１個を出力させる）を行えば、
第４図りに示すようにサンプリング周波数をｆｙ （
Ｌ／ＭｆＸ＝４１５ ｆ、）に変換した出力サンプル列
（ｙ、）が得られる。
Ｌｆｘ／２以下の帯域で入力又は出力の低い方のサンプ
リング周波数（この例ではｆ、＜ｆや）を持つ信号帯域
を通過させるローパスフィルタ処理を行う。ローパスフ
ィルタ特性は第３図のようなインパルス応答を示すもの
でよく、この応答特性の離散振幅値に０・・−・−・−
・−・−−−−−−ｋ 、 −・−・・・−・・−・−
ｋＺｒを演算係数列として入力サンプル列（ｘ、１とた
たみ込み演算を行えば、第４図Ｃのようなスペクトラム
を持つＬ倍の個数のサンプル点についてに補間されたサ
ンプル列が得られる。このサンプル列に対してサンプル
数を１／Ｍに減少させるような間引き処理（この例では
１１５で、５個に対して１個を出力させる）を行えば、
第４図りに示すようにサンプリング周波数をｆｙ （
Ｌ／ＭｆＸ＝４１５ ｆ、）に変換した出力サンプル列
（ｙ、）が得られる。
なお上述のたたみ込み演算は、零値間挿されたＬ倍すン
プル列の全サンプル点に関して行う必要は無く、第２図
に示す出力サンプル列（ｙｊ）に対応したサンプル点ご
とに演算を行えばよい。従って演算回路は、１／Ｍに削
減でき、この演算処理に伴って間引き処理が行われるこ
とになる。
プル列の全サンプル点に関して行う必要は無く、第２図
に示す出力サンプル列（ｙｊ）に対応したサンプル点ご
とに演算を行えばよい。従って演算回路は、１／Ｍに削
減でき、この演算処理に伴って間引き処理が行われるこ
とになる。
ローパスフィルタ特性のインパルス応答Ｇこ対応した係
数列は、例えば第３図に示すように（ｋ、、、ｋ ｌｓ
ｋ ｚ 、−−−−−−−−−・−−−−−−−ｋ
ｒ 、ｋ ｚｔ−ｒ、ｋｚｒ）の２ｒ千１個で定義され
る。入力サンプル列（Ｘ、）と係数列（ｋ、）とのたた
み込み演算によって出力サンプル列（ｙ、）を得る演算
操作は次式で表すことができる。
数列は、例えば第３図に示すように（ｋ、、、ｋ ｌｓ
ｋ ｚ 、−−−−−−−−−・−−−−−−−ｋ
ｒ 、ｋ ｚｔ−ｒ、ｋｚｒ）の２ｒ千１個で定義され
る。入力サンプル列（Ｘ、）と係数列（ｋ、）とのたた
み込み演算によって出力サンプル列（ｙ、）を得る演算
操作は次式で表すことができる。
ｙ； ”−・−・・−−−−＋ Ｘ ４− ｚ ・ｋ
（ｒ４Ｌ−φｊＬ＞ ＋ｘｉ−１’に９、−φｊＬ
） 十Ｘｉ ” ＋ｒ−ｔ−φｊＬ） ”ｉ＋Ｉ
’ｋ １ｒ−ＫＬ−φｊＬ） ” −’−’−・
−・・・−−−−ｍ−−−−（φ、＝０／し、１／Ｌ、
２／Ｌ、−−−−−−−−−・・−・−−・−一−−−
−・−・・−・−（Ｌ −１）／Ｌ）即ち、第３図に示
すインパルス応答の中心係数ｋ。
（ｒ４Ｌ−φｊＬ＞ ＋ｘｉ−１’に９、−φｊＬ
） 十Ｘｉ ” ＋ｒ−ｔ−φｊＬ） ”ｉ＋Ｉ
’ｋ １ｒ−ＫＬ−φｊＬ） ” −’−’−・
−・・・−−−−ｍ−−−−（φ、＝０／し、１／Ｌ、
２／Ｌ、−−−−−−−−−・・−・−−・−一−−−
−・−・・−・−（Ｌ −１）／Ｌ）即ち、第３図に示
すインパルス応答の中心係数ｋ。
と第２図の入力サンプル列のサンプル値Ｘ、−３とを重
ね合わせ、更に入力サンプル点Ｘ１−１ と出力サンプ
ル点ｙ、との時間差φ、（この例では２／Ｌ）だけイン
パルス応答関数を右にシフトさせた状態で、入力サンプ
ル列（Ｘ、）と係数列（ｋ、）との積和演算を行う。Ｘ
ｌ−１に対応する係数はに、−φｊＬ ＝ ｋ ｒ−２
で、Ｘ、に対応する係数はｋｆｒ−φｊＬｌ からＬ個
離れたｋｒ−Ｌ−φｊＬ ＝ ｋｒ−２−４となる。以
下同様にＬ−１個置き（３個置き）の係数について対応
する入力サンプル列と積和演算して１つの出力サンプル
値ｙＪを得る。即ち、入力サンプル列に間挿された零値
に対しては、乗算結果が零であることが分っているから
、インパルス応答の係数列からＬ−１個置きに抽出され
た係数セットを用いて演算すればよい。
ね合わせ、更に入力サンプル点Ｘ１−１ と出力サンプ
ル点ｙ、との時間差φ、（この例では２／Ｌ）だけイン
パルス応答関数を右にシフトさせた状態で、入力サンプ
ル列（Ｘ、）と係数列（ｋ、）との積和演算を行う。Ｘ
ｌ−１に対応する係数はに、−φｊＬ ＝ ｋ ｒ−２
で、Ｘ、に対応する係数はｋｆｒ−φｊＬｌ からＬ個
離れたｋｒ−Ｌ−φｊＬ ＝ ｋｒ−２−４となる。以
下同様にＬ−１個置き（３個置き）の係数について対応
する入力サンプル列と積和演算して１つの出力サンプル
値ｙＪを得る。即ち、入力サンプル列に間挿された零値
に対しては、乗算結果が零であることが分っているから
、インパルス応答の係数列からＬ−１個置きに抽出され
た係数セットを用いて演算すればよい。
第１図の係数テーブルメモリ５はこのような係数セット
を入力と出力との時間差φ。、φ１八、φ２／Ｌ 、−
−−−−−−−φ。−１１／Ｌの総てに対応して第５図
のように順次記憶している。
を入力と出力との時間差φ。、φ１八、φ２／Ｌ 、−
−−−−−−−φ。−１１／Ｌの総てに対応して第５図
のように順次記憶している。
個々の係数セントは入力タイミングパルスに同期した周
期的なアドレス指定によってアクセスされると共に、出
力タイミングパルスが生じたときに、そのときの入力タ
イミングとの時間差φ、に応じて対応する１つの係数セ
ットが選択されることになる。
期的なアドレス指定によってアクセスされると共に、出
力タイミングパルスが生じたときに、そのときの入力タ
イミングとの時間差φ、に応じて対応する１つの係数セ
ットが選択されることになる。
なお第１図のディジタルフィルタ４の代わりに、多項式
補間演算ブロックを用いても同様な手順で出力サンプル
値を得ることができる。
補間演算ブロックを用いても同様な手順で出力サンプル
値を得ることができる。
第６図は本発明の別の実施例を示すブロック回路図で、
第１図の出力バッファ６をカウンタ２と係数テーブルメ
モリ５との間に配置したものである。第１図と同様にカ
ウンタ２は係数テーブルを周期的にアドレスするアドレ
スカウント出力を発生し、出力バッファ６は出力タイミ
ングパルスに同期してカウント出力を係数テーブルメモ
リ５に導出する。従ってこの実施例でも、カウンタ２が
循環計数を行い、その出力によって係数テーブルメモリ
に対して周期的なアドレス指定を可能にし、更に出力タ
イミングパルスによって係数セントの１つを選択する構
成になっている。
第１図の出力バッファ６をカウンタ２と係数テーブルメ
モリ５との間に配置したものである。第１図と同様にカ
ウンタ２は係数テーブルを周期的にアドレスするアドレ
スカウント出力を発生し、出力バッファ６は出力タイミ
ングパルスに同期してカウント出力を係数テーブルメモ
リ５に導出する。従ってこの実施例でも、カウンタ２が
循環計数を行い、その出力によって係数テーブルメモリ
に対して周期的なアドレス指定を可能にし、更に出力タ
イミングパルスによって係数セントの１つを選択する構
成になっている。
次に第７図は更に別の実施例を示すブロック回路図で、
第１図に示す基本回路を多段に接続した構成になってい
る。即ち、多段縦列構成のディジタルフィルター４の夫
々に係数テーブルメモリ５及び出カバソファ６が付属し
、各メモリ５は入力タイミングパルスを逓倍したクロッ
クを計数するカウンタ２の出力によって周期的にアドレ
ス指定される。タイミング回路７は、入力のタイミング
パルス又はＰＬＬ回路１の出力に依存して出力バノファ
６及びディジタルフィルタ４のタイミング制御を行うも
のと、出力のタイミングパルスに依存してこれらの制御
を行うものとが考えられる。
第１図に示す基本回路を多段に接続した構成になってい
る。即ち、多段縦列構成のディジタルフィルター４の夫
々に係数テーブルメモリ５及び出カバソファ６が付属し
、各メモリ５は入力タイミングパルスを逓倍したクロッ
クを計数するカウンタ２の出力によって周期的にアドレ
ス指定される。タイミング回路７は、入力のタイミング
パルス又はＰＬＬ回路１の出力に依存して出力バノファ
６及びディジタルフィルタ４のタイミング制御を行うも
のと、出力のタイミングパルスに依存してこれらの制御
を行うものとが考えられる。
例えば４８ ｋ Ｈｚから４４．１ｋ Ｈｚ ヘのサン
プリング周波数の変換を行う場合、変換比は１４７／１
６０であるから、７Ｘ７Ｘ３÷８÷４÷５のようなオー
バーサンプリングとデシメーション（間引き）を行うデ
ィジタルフィルタ４の縦列組合せにより必要な変換比が
得られる。この場合、オーバーサンプリングのみのディ
ジタルフィルタ４は入力のタイミングパルスに同期して
動作し、間引き処理を行うディジタルフィルタ４は出力
のタイミングパルスに同期して動作する。
プリング周波数の変換を行う場合、変換比は１４７／１
６０であるから、７Ｘ７Ｘ３÷８÷４÷５のようなオー
バーサンプリングとデシメーション（間引き）を行うデ
ィジタルフィルタ４の縦列組合せにより必要な変換比が
得られる。この場合、オーバーサンプリングのみのディ
ジタルフィルタ４は入力のタイミングパルスに同期して
動作し、間引き処理を行うディジタルフィルタ４は出力
のタイミングパルスに同期して動作する。
なお上述の各実施例において、カウンタ２としてジッタ
抑圧機能を付加させたもの、或いは時間平均化を行うも
のを使用してもよい。また各実施例において出力サンプ
リングパルスを逓倍又は分周したパルスに基づいて出カ
バソファ６及びディジタルフィルタ４の制御を行っても
よい。更に実施例に示したサンプリング周波数の変換回
路は、機能ブロックの組合せで構成されているが、係数
メモリとしてのＲＯＭ、サンプルデータメモリとしての
ＲＡＭ、乗算器、アキュムレータを夫々備えるディジタ
ル信号処理プロセッサでその要部又は全部を構成するこ
とができる。
抑圧機能を付加させたもの、或いは時間平均化を行うも
のを使用してもよい。また各実施例において出力サンプ
リングパルスを逓倍又は分周したパルスに基づいて出カ
バソファ６及びディジタルフィルタ４の制御を行っても
よい。更に実施例に示したサンプリング周波数の変換回
路は、機能ブロックの組合せで構成されているが、係数
メモリとしてのＲＯＭ、サンプルデータメモリとしての
ＲＡＭ、乗算器、アキュムレータを夫々備えるディジタ
ル信号処理プロセッサでその要部又は全部を構成するこ
とができる。
本発明は上述の如く、カウンタ２でもって一連の係数セ
ットを指定するアドレスを入力タイミングに同期して周
期的に発生させ、出力タイミングでもって係数セントの
１つを選択して入力サンプル列との演算を施すようにし
たから、カウンタ２を入出力タイミングの時間差に対応
させて不連続動作（スタート／ストップ）させる必要が
無く、連続動作にて係数セットの読出しが可能になり、
従って非常に安定な動作が得られ、正確なサンプリング
周波数変換を実行させることができる。
ットを指定するアドレスを入力タイミングに同期して周
期的に発生させ、出力タイミングでもって係数セントの
１つを選択して入力サンプル列との演算を施すようにし
たから、カウンタ２を入出力タイミングの時間差に対応
させて不連続動作（スタート／ストップ）させる必要が
無く、連続動作にて係数セットの読出しが可能になり、
従って非常に安定な動作が得られ、正確なサンプリング
周波数変換を実行させることができる。
第１図は本発明の一実施例を示すサンプリング周波数変
換回路のブロック回路図、第２図は入力サンプル列及び
出力サンプル列のタイムチャート、第３図はディジタル
フィルタに与えられるローパスフィルタ特性のインパル
ス応答のグラフ、第４図は入力及び出力サンプル列の周
波数スペクトラム、第５図は係数テーブルのデータ配列
図、第６図は別の実施例を示すブロック回路図、第７図
は多段構成にした場合のブロック回路図、第８図は従来
のサンプリング周波数変換回路のブロック回路図、第９
図は第８図における入力及び出力のサンプル列のタイム
チャートである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−・−ＰＬＬ回路２
−−−−−・−−−−−−・−・−カウンタ４−・−・
・・・−・−ディジタルフィルタ５−−−−−−−−−
−−一・−・−係数テーブルメモリ６・・・−・−−−
−−−−−一−−出力バノファである。
換回路のブロック回路図、第２図は入力サンプル列及び
出力サンプル列のタイムチャート、第３図はディジタル
フィルタに与えられるローパスフィルタ特性のインパル
ス応答のグラフ、第４図は入力及び出力サンプル列の周
波数スペクトラム、第５図は係数テーブルのデータ配列
図、第６図は別の実施例を示すブロック回路図、第７図
は多段構成にした場合のブロック回路図、第８図は従来
のサンプリング周波数変換回路のブロック回路図、第９
図は第８図における入力及び出力のサンプル列のタイム
チャートである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−・−ＰＬＬ回路２
−−−−−・−−−−−−・−・−カウンタ４−・−・
・・・−・−ディジタルフィルタ５−−−−−−−−−
−−一・−・−係数テーブルメモリ６・・・−・−−−
−−−−−一−−出力バノファである。
Claims (1)
- 入力サンプリング周波数のタイミングパルスに同期した
クロックパルスを計数して一連のアドレスを周期的に形
成するカウンタと、上記アドレスによって一連の係数セ
ットが順次指定される係数テーブルメモリと、出力サン
プリング周波数に対応して出力タイミングごとに上記ア
ドレス指定された係数セットの１つを用いて入力サンプ
ル列に対して演算を施して出力サンプル値を得る演算回
路とを備えるサンプリング周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24114585A JPH0720045B2 (ja) | 1985-10-28 | 1985-10-28 | サンプリング周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24114585A JPH0720045B2 (ja) | 1985-10-28 | 1985-10-28 | サンプリング周波数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101112A true JPS62101112A (ja) | 1987-05-11 |
| JPH0720045B2 JPH0720045B2 (ja) | 1995-03-06 |
Family
ID=17069936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24114585A Expired - Fee Related JPH0720045B2 (ja) | 1985-10-28 | 1985-10-28 | サンプリング周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720045B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194435A (ja) * | 1987-02-09 | 1988-08-11 | Nec Corp | デイジタル信号内挿回路 |
| JPS6447113A (en) * | 1987-08-17 | 1989-02-21 | Sony Corp | Digital filter |
| JPS6477329A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Phase information detecting circuit |
| JPH01175311A (ja) * | 1987-12-29 | 1989-07-11 | Sony Corp | サンプリング周波数変換回路 |
| JPH0273781A (ja) * | 1988-09-08 | 1990-03-13 | Sanyo Electric Co Ltd | 標本化周波数変換装置 |
| JPH02141117A (ja) * | 1988-11-22 | 1990-05-30 | Yamaha Corp | デジタルフィルタ |
| JPH02141116A (ja) * | 1988-11-22 | 1990-05-30 | Yamaha Corp | デジタル信号処理回路および該回路を搭載してなるデジタルフィルタ |
| US4953117A (en) * | 1987-12-29 | 1990-08-28 | Sony Corporation | Method and apparatus for converting sampling frequencies |
| US5159338A (en) * | 1990-11-30 | 1992-10-27 | Kabushiki Kaisha Toshiba | Sampling frequency conversion apparatus |
| US5365468A (en) * | 1992-02-17 | 1994-11-15 | Yamaha Corporation | Sampling frequency converter |
| JPH07118628B1 (ja) * | 1988-06-08 | 1995-12-18 | Fujitsu Ltd | |
| JP2004214827A (ja) * | 2002-12-27 | 2004-07-29 | Sony Corp | サンプリングレート変換装置およびその方法、並びに、オーディオ装置 |
| JP2007067646A (ja) * | 2005-08-30 | 2007-03-15 | Oki Electric Ind Co Ltd | サンプリングレート変換方法及びその回路 |
| JP2008113123A (ja) * | 2006-10-30 | 2008-05-15 | Fujitsu Ten Ltd | サンプリング変換装置 |
| JP2008219560A (ja) * | 2007-03-06 | 2008-09-18 | Yokogawa Electric Corp | デシメーションフィルタ |
-
1985
- 1985-10-28 JP JP24114585A patent/JPH0720045B2/ja not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194435A (ja) * | 1987-02-09 | 1988-08-11 | Nec Corp | デイジタル信号内挿回路 |
| JPS6447113A (en) * | 1987-08-17 | 1989-02-21 | Sony Corp | Digital filter |
| JPS6477329A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Phase information detecting circuit |
| US4953117A (en) * | 1987-12-29 | 1990-08-28 | Sony Corporation | Method and apparatus for converting sampling frequencies |
| JPH01175311A (ja) * | 1987-12-29 | 1989-07-11 | Sony Corp | サンプリング周波数変換回路 |
| JPH07118628B1 (ja) * | 1988-06-08 | 1995-12-18 | Fujitsu Ltd | |
| JPH0273781A (ja) * | 1988-09-08 | 1990-03-13 | Sanyo Electric Co Ltd | 標本化周波数変換装置 |
| JPH02141116A (ja) * | 1988-11-22 | 1990-05-30 | Yamaha Corp | デジタル信号処理回路および該回路を搭載してなるデジタルフィルタ |
| JPH02141117A (ja) * | 1988-11-22 | 1990-05-30 | Yamaha Corp | デジタルフィルタ |
| US5159338A (en) * | 1990-11-30 | 1992-10-27 | Kabushiki Kaisha Toshiba | Sampling frequency conversion apparatus |
| US5365468A (en) * | 1992-02-17 | 1994-11-15 | Yamaha Corporation | Sampling frequency converter |
| JP2004214827A (ja) * | 2002-12-27 | 2004-07-29 | Sony Corp | サンプリングレート変換装置およびその方法、並びに、オーディオ装置 |
| JP2007067646A (ja) * | 2005-08-30 | 2007-03-15 | Oki Electric Ind Co Ltd | サンプリングレート変換方法及びその回路 |
| JP2008113123A (ja) * | 2006-10-30 | 2008-05-15 | Fujitsu Ten Ltd | サンプリング変換装置 |
| JP2008219560A (ja) * | 2007-03-06 | 2008-09-18 | Yokogawa Electric Corp | デシメーションフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720045B2 (ja) | 1995-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62101112A (ja) | サンプリング周波数変換回路 | |
| EP1810403B1 (en) | Sample rate converter for reducing the sampling frequency of a signal by a fractional number | |
| JP5142342B2 (ja) | Ａｄ変換回路 | |
| US10009013B2 (en) | Digital filter | |
| JPH01175310A (ja) | サンプリング周波数変換回路 | |
| JPH0642619B2 (ja) | 補間的時間−離散フイルタ装置 | |
| JP6333390B2 (ja) | デジタルフィルタ | |
| JPS6196817A (ja) | フイルタ− | |
| EP1684428A1 (en) | Sample rate converter | |
| JPS62500554A (ja) | アナログ−デジタル コンバ−タ | |
| JPH01117426A (ja) | デジタルアナログ変換方式 | |
| JPH08204506A (ja) | 補間回路および補間方式 | |
| JPH0435111A (ja) | サンプリングレートコンバータ | |
| JP2002300007A (ja) | サンプリング周波数変換装置 | |
| JP2600237B2 (ja) | サンプリング周波数変換回路 | |
| JP3258938B2 (ja) | デシメーションフィルタ | |
| JPH0865105A (ja) | サンプリング周波数変換装置 | |
| JPH02149011A (ja) | サンプリング周波数変換装置 | |
| JPH05259814A (ja) | ディジタルフィルタ | |
| JPH10322164A (ja) | ディジタルフィルタ | |
| EP0762646A1 (en) | Continuous-time finite impulse response filter for analog signal processing | |
| Francesconi et al. | A novel interpolator architecture for/spl Sigma//spl Delta/DACs | |
| JPH0720047B2 (ja) | デイジタルフイルタ | |
| JPS5997218A (ja) | デイジタル低域「ろ」 | |
| JP2540757B2 (ja) | デシメ―ション用ディジタルフィルタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |