JPH02141117A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明はデジタルオーディオ機器等に用いられるデジ
タルフィルタ（オーバーサンプリングフィルタ）に関す
る。 「従来の技術」 ＣＤ（コンパクトディスク）プレーヤー　ＢＳ（衛星放
送）受信機、ＤＡＴ（デジタルオーディオテープレコー
ダ）等のデジタルオーディオ機器において、デジタルフ
ィルタが用いられている。このデジタルフィルタによれ
ば、入力デジタル信号はそのサンプリング周波数のＮ倍
（Ｎは整数）の周波数で再標本化されて出力される。そ
して、デジタルフィルタから出力される高いサンプリン
グ周波数によるデジタル信号をＤ／　Ａ　（デジタル／
アナログ）変換するようにすれば、オーディオ信号帯域
と不要高調波帯域とが十分に離れたアナログ信号が得ら
れる。従って、Ｄ／Ａ変換器から出力されるアナログ信
号の不要高調波をａ−パスフィルタによって容易に除去
することができ、質の良いオーディオ信号が再生される
。 第１３図（ａ）および（ｂ）は、従来のデジタルフィル
タを用いたＣＤ（コンパクトディスク）プレーヤ用オー
ディオ信号再生回路の構成を示すブロック図である。 第１３図（ａ）において、ｌは信号処理回路である。こ
の種の回路の搭載されたＩＣ（集積回路）として、例え
ばヤマハ株式会社製ＹＭ３６２３Ｂなどが知られている
。ＣＤから読み出されたビット情報は、この信号処理回
路１によってデジタル信号化される。そして、この信号
処理回路ｌからは、ピット情報と対応したデジタルデー
タＳＤＩが、所定のサンプリング周期ＦＷ＝ｌ／ｆｓ毎
にシリアル出力される。また、信号処理回路■からは、
デジタルデータＳＤＩの各ビットデータと同期したピッ
トクロックＢＣＩが出力されると共に、サンプリング周
期ＦＷ毎にワードクロック５ＤＳＹが出力される。 ２はデジタルフィルタであり、例えばヤマハ株式会社製
ＹＭ３４１４などのｒｃが知られている。 このデジタルフィルタ２では、信号処理回路１がら供給
されるデジタルデータＳＤＩが、ピットクロックＢＣＩ
のタイミングで読み込まれる。ここで、デジタルデータ
ＳＤＩは！ワード１６ビツト構成となっている。そして
、ワードクロック５ＤＳＹが“ｌ”レベルの時にＬ（左
）チャネル用データ１ワードが、“０”レベルの時にＲ
（右）チャネル用データｌワードが、信号処理回路！か
らデジタルフィルタ２に供給される。そして、デジタル
フィルタ２では、ワードクロック５ＤＳＹの変化が検出
されることにより、デジタルデータＳＤＩのワード長の
切り換わり点が検知され、ＲチャネルおよびＬチャネル
各１ワード分のデジタルデータＳＤｒが内部に取り込ま
れる。 このようにしてサンプリング周期ＦＷ毎にデジタルデー
タＳＤＩが取り込まれる。そして、デジタルフィルタ２
内において、入力サンプリング周波数「Ｓの８倍のサン
プリング周波数８ｆｓと対応したデジタルデータが演算
される。この演算の結果得られたデジタルデータは、入
力サンプリング周期ＦＷの１／８周期毎に、順次、デジ
タルデータＤＲＯ（右チヤネル用）およびＤＬＯ（左チ
ャネル用）としてシリアル出力される。また、このデジ
タルデータＤＲＯおよびＤＬＯの各ビットデータと同期
した出力ピットクロックＢＣＯと、デジタルデータＤＲ
ＯおよびＤＬＯの１ワード分の送出と同期した出力ワー
ドクロックＷＣＯおよびサンプルホールド信号ＳＨＬと
が出力される。このデジタルフィルタ２には４００ｆｓ
程度の発振周波数を有する発振回路２Ｘが設けられてい
る。そして、この発振回路２Ｘの発振出力がピットクロ
ックＢＣ１によって位相同期されて内部クロックが発生
され、この内部クロックによってデジタルフィルタ２内
の各部が動作するようになっている。すなわち、このデ
ジタルフィルタ２では、信号処理回路１と位相同期して
処理が進められるようになっている。 ３Ｒおよび３ＬはＤ／Ａ変換器であり、各々デジタルフ
ィルタ２から出力されたデジタルデータＤＲＯおよびＤ
ＬＯを、Ｄ／Ａ変換して出力する。 デジタルデータＤＲＯおよびＤＩ、Ｏは、ピットクロッ
クＢＣＯによって、各々Ｄ／Ａ変換器３Ｒおよび３Ｌに
シリアル入力される。そして、ワードクロックＷＣＯの
変化時点で、内部のラッチ回路にラッチされてＤ／Ａ変
換が行われ、アナログ信号ＡＲおよびＡＬとして各々出
力される。そして、これらのアナログ信号ＡＲおよびＡ
Ｌは、サンプルボールド回路４Ｒおよび４Ｌによって、
サンプルホールドされた後、アナログフィルタ５Ｒおよ
び５Ｌによって不要高調波が除去され、Ｒチャネル用オ
ーディオ信−号ＲＡおよびしチャネル用オーディオ信号
ＬＡとして出力される。 なお、第１３図（ｂ）に示すように、信号処理回路１か
ら発生される高速のクロックφＡをデジタルフィルタ２
の発振回路用入力端子ＸＩに供給するようにしても、第
１３図（ａ）と同等の機能のオ−ディオ信号再生回路を
構成することが可能である。 「発明が解決しようとする課題」 ところで、上述した従来のデジタルフィルタ２は、入力
サンプリング周波数ｒｓおよびサンプリング周期ＦＷ毎
に入力されるビットクロック数（この数をビットクロッ
クレイトと呼ぶ）などの入力タイミング仕様に合わせて
回路設計がなされている。しかしながら、デジタル信号
のサンプリング周波数ｆ’ｓは、ＢＳ受信機は３２ｋＨ
ｚ、ＣＤプレーヤは４４．１ｋＨｚ、ＤＡＴにあっては
４８ｋＨｚと各種有り、また、ピットクロックレイトも
３２ｆｓ〜１９２ｆｓまで各種仕様が用いられている。 従って、デジタルオーディオシステムを設計する場合、
これらの入力タイミング仕様と合ったデジタルフィルタ
を用意する必要があり、設計が難しいという問題があっ
た。また、適したデジタルフィルタが手許にない場合は
新たに購入するかあるいは開発する必要があり、システ
ムかコスト高になってしまうという問題があった。 この発明は上述した事情に鑑みてなされたもので、各種
の入力タイミング仕様に適応することが可能なデジタル
フィルタを提供することを目的としている。 「課題を解決するための手段」 この発明は、所定のサンプリング周期毎に入力される時
系列のデジタルデータに対して所定の積和演算を行い、
該サンプリング周波数のＮ倍（Ｎは整数）のサンプリン
グ周波数に対応したデジタルデータを生成して出力する
デジタルフィルタにおいて、 前記入力デジタルデータのサンプリング周期を検出する
と共に、該サンプリング周波数のＮ倍の周波数の起動信
号を発生するタイミング発生回路と、 前記入力デジタルデータを構成する各ビットのビット入
力速度を検出するビット入力速度検出回路と、 前記起動信号によって起動され、前記積和演算の結果得
られたデジタルデータを出力すると共に、後続の回路が
該デジタルデータを取り込むための同期信号を出力する
回路であって、該デジタルデータおよび同期信号の出力
タイミングが前記ビット入力速度に基づいて制御される
出力回路とを具備することを特徴としている。 「作用」 上記構成によれば、入力デジタル信号のサンプリング周
波数に応じた起動信号がタイミング発生回路によって発
生される。また、入力デジタルデータのビット入力速度
がビット入力速度検出手段によって検出される。そして
、起動信号に起動されて、演算結果を示すデジタルデー
タおよび同期信号が出力回路から出力される。ここで、
これらのデジタルデータおよび同期信号の出力タイミン
グは入力ビツト入力速度に応じて最適状態に制御される
。 「実施例」 以下、図面を参照して本発明の一実施例について説明す
る。 ルタ２ａの構成を示すブロック図である。また、第２図
は、このデジタルフィルタ２ａを用いたオーディオ信号
再生回路の構成を示したブロック図であり、第２図（ａ
）は２ＤＡＣシステム、第２図（ｂ）はＩ　ＤＡＣシス
テムを示したものである。なお、第２図（ａ）、（ｂ）
において、前述した第１３図と対応する部分には同一の
符号が付しである。 第１図において、１１はＳ／Ｐ（シリアル／パラレル）
変換部である。サンプリング周期ＦＷ毎に信号処理回路
！（第２図（ａ）、（ｂ））から供給されるシリアルデ
ータＳＤＩの各ビットは、ビットクロックＢＣ■のタイ
ミングでこのＳ／Ｐ変換部１１に順次読み込まれる。そ
して、ワードクロック５ＤＳＹが切り換わる毎に、それ
までに読み込まれた計１６ビツトのシリアルデータＳＤ
Ｉが、１ワードのパラレルデータとして出力される。Ｉ
２は演算部であり、シフトレジスタ、乗算器および加算
器からなる。Ｓ／Ｐ変換部１１から出力されたパラレル
データは、シフトレジスタに入力され、のデジタルデー
タと、係数ＲＯＭ１３から読み出された係数とが乗算さ
れる。そして、各乗算結果は加算されて、Ｎ倍のサンプ
リング周波数と対応したデジタルデータとして出力され
る。１４はテンポラリＲＡＭ（−時記憶回路）であり、
演算部１２における演算の途中結果が記憶される。 １５はオーバーフローリミタであり、演算部１２におけ
る演算結果が現実離れした極端に大きな値となった場合
に所定値に訂正する機能を有する。 １６は出力テンポラリバッファである。演算部１２にお
いて演算の結果得られたデジタルデータはオーバーフロ
ーリミタ１５を介してこの出力テンポラリバッフ１１６
に一時記憶される。１７はＰ／Ｓ変換部であり、出力テ
ンポラリバッファ１６から供給されるパラレルデータを
シリアルデータＤＲＯ％ＤＬＯに変換して出力する。 Ｉ８は演算制御部であり、演算部！２における演算処理
の制御および各部間のデータ転送制御を行う。１９はＢ
ＣＯ発生部であり、出力ピットクロックＢＣＯを発生し
出力する。この出力ビツトクロツタＢＣＯは、Ｐ／Ｓ変
換部１７から出力されるシリアルデータＤＲＯ，ＤＬＯ
の各ピットの送出タイミングと同期して発生される。従
って、このデジタルフィルタ２ａに後続するＤ／Ａ変換
器３．３Ｒ，３Ｌ（第２図（ａ）、（ｂ））は、このピ
ットクロックＢＣＯによりシリアルデータＤＲＯ。 ＤＬＯを読み込むことかできる。なお、このデジタルフ
ィルタは、演算結果を■６ビツトのデジタルデータで出
力するかあるいは１８ビツトのデジタルデータで出力す
るかが切り換えることが可能な溝成となっている。そし
て、切り換え信号１６７１８が“０”レベルの場合は１
６ビツト、“１″レベルの場合は１８ビツトが指定され
、指定に従った個数のピットクロックＢＣＯが送出され
る。 ２０は同期信号発生部である。この同期信号発生部２０
では、入力ワードクロック５ＤＳＹおよび入力ピットク
ロックＢＣＩからサンプリング周波数ｒｓが検出され、
その結果に基づいてサンプリング周波数ｒｓの８倍の周
波数を有する同期信号が発生される。そして、この同期
信号に起動されて演算制御部！８が動作するようになっ
ている。また、この同期信号発生部２０では、シリアル
データＤＲＯＳＤＬＯの１ワードに同期した出力ワード
クロックＷＣＯおよびサンプルホールド信号５ＨＬ１Ｓ
Ｈｒｌが発生される。ここで、第２図（ａ）において、
Ｄ／Ａ変換器３Ｒ，３Ｌは、この出力ワードクロックＷ
ＣＯの立ち下がりを検出して、入力されたシリアルデー
タＤＲＯ１ＤＬＯをラッチするようになっている。なお
、第２図（ｂ）のＤ／Ａ変換器３についても同様である
。また、サンプルホールド回路４Ｒ，４Ｌは、各々サン
プルホールド信号ＳＨＬ、ＳＨＨに従って前段のＤ／Ａ
変換器３Ｒ１３Ｌのアナログ出力をサンプルホールドす
るようになっている。なお、このデジタルフィルタは、
第２図（ａ）のような２ＤＡＣンステムに用いる場合は
切り換え信号ＳＴを“１ルベルに固定し、第２図（ｂ）
のようなＩ　ＤＡＣシステムに用いる場合は切り換え信
号ＳＴを“０”レベルに固定する。このようにすること
で、各々のシステムの動作に適したサンプルホールド信
号が得られるようになっている。 ２１は水晶発振回路であり、水晶取り付は端子ＸＩ、Ｘ
Ｏに水晶振動子が外付けされる。この水晶発振回路２１
の発振周波数としては、人ツノデジタルデータのサンプ
リング周波数ｒｓと比べて十分に速い周波数（３８４ｆ
ｓ以上）が選ばれる。第１図において、破線で囲まれた
部分、Ｖなわち、演算部１２、係数ＲＯＭ１３、テンポ
ラリＲＡＭ　ｌ　４、オーバーフローリミタ１５、出力
テンポラリバッファＩ６、Ｐ／Ｓ変換部１７、演算制御
部１８およびＢＣＯ発生部１９は、この水晶発振回路２
１の発振出力φ旧こ従って動作する。 次に、第３図のタイムヂャートを用いてこのデジタルフ
ィルタの動作の概要を説明する。第２図（ａ）、（ｂ）
の信号処理回路Ｉからは周期ＦＢのビットクロックＰＣ
Ｉが入力されると共に、サンプリング周期ＦＷ（”　ｌ
　／　ｆｓ）毎にワードクロック５ＤＳＹおよびＬチャ
ネル用およびＲチャネル用の１６ビツトのシリアルデー
タＳＤＩが各々入力される。ここで、ワードクロック５
ＤＳＹが“１”レベルの時に入力されるのがしチャネル
用データであり、“０“レベルの時に入力されるのがＲ
チャネル用データである。これらのシリアルデータ５Ｄ
ＳＹはＳ／Ｐ変換部１１に入力され、ワードクロック５
ＤＳＹの変化点において、それまでに１入力されたシリ
アルデータがパラレルデータに変換される。 一方、同期信号発生部２０では、ワードクロック５ＤＳ
Ｙの立ち上がりが検出されると共に、１回のサンプリン
グ周期ＦＷに入力されたビットクロックＢＣＫのビット
数が検出され、その結果に基づいて、第３図に示すよう
に、入力サンプリング周波数ｒｓの８倍の周波数を有す
る出力ワードクロックＷＣＯが発生される。また、この
ワードクロックＷＣＯと同期したサンプルホールド信号
ＳＨＬ、ＳＨＲが発生される。そして、出力ワードクロ
ックＷＣＯの立ち下がりが演算制御部Ｉ８によって検出
されると、演算制御部１８からマイクロプログラムアド
レスが送られ、演算部１２において当該マイクロプログ
ラムが実行される。そして、所定ステップ数のマイクロ
プログラムが実行されると、次に出力ワードクロックＷ
ＣＯの立ち下がりが演算制御部１８によって検出される
までの期間、演算部１２は待機状態となる。ここで、演
算制御部１８および演算部１２による上述の処理は内部
クロックφＭと同期して実行される。そして、演算処理
はワードクロックＷＣＯの立ち下がり毎に実行され、■
サンプリング期間ＦＷにおいて、Ｌチャネル用、Ｒチャ
ネル用、各々８組のデジタルデータが得られ、これらの
データはオーバーフローリミタ１５、出力テンポラリバ
ッファ１６を介してＰ／Ｓ変換部Ｉ７に送られる。そし
て、これらの８組のデジタルデータは各々ワードクロッ
クＷＣＯと共に送出される。また、各データの各ビット
はＢＣＯ発生部１９における出力ビットクロックＢＣＯ
と同期して、シリアルデータＤＬＯ１ＤＲＯとして出力
される。 第２図（ａ）において、Ｄ／Ａ変換器３Ｒおよび３Ｌで
は、ワードクロックＷＣＯの立ち下がり時点で、入力デ
ジタルデータがＤ／Ａ変換される。 また、サンプルホールド回路４Ｒおよび４Ｌは、サンプ
ルホールド信号Ｓ　ＨＲおよびＳＨＬが“１”レベルの
時にサンプリング状態、“０“レベルの時にボールド状
態となる。このデジタルフィルタ２ａによれば、サンプ
ルホールド信号ＳＨＲおよびＳＨＬは、第３図に示すよ
うに、ワードクロックＷＣＯの立ち下がり時点では“０
”レベルであり、所定時間２Ｔ経過後に“ｌ”レベルに
立桓上がる。 従って、Ｄ／Ａ変換が終了してアナログ信号ＡＲおよび
ＡＬが十分に安定してから、サンプルボールド回路４Ｒ
および４Ｌにおけるサンプリングが行われる。 第４図は、内部クロックφＭと、出力信号の関係を示す
タイムチャートである。ＢＣＯ発生部１９では、出力ワ
ードクロックＷＣＯの立ち下がりが検出されると、内部
クロックφＭと同期した出力ビットクロックＢＣＯが発
生される。このデジタルフィルタ２ａにおいて、演算結
果としては１８ビツトのデジタルデータが得られ、シリ
アルデータＤＬＯ，ＤＲＯとして出力される。ここで、
シリアルデータの各ビットの出力順序は、ＭＳＢ（最上
位ビット、第４図中“Ｍ”）から始まってＬＳＢ（最下
位ビット；第４図中“Ｌ”）までの各ビットデータが順
次出力され、続いて演算の結果得られた拡張ビット（第
４図中“−１”および“−２“）が出力されるようにな
っている。しかし、このデジタルフィルタ２ａの後続の
デジタルシステムが１６ビツト系の場合は拡張用の２ビ
ツトが不要である。 従って、このデジタルフィルタ２ａは、後続システムが
１８ビツト系の場合と！６ビツト系の場合の両方の用途
への適用が可能となるように、ビットクロックＢＣＯの
個数を切り換えることができるようになっている。すな
わち、出力ピットクロックＢＣＯの個数は切り換え信号
１６／１８のレベルによって指定され、ＢＣＯ発生部１
９から各々指定された個数のクロックが出力されるよう
になっている。 次に、このデジタルフィルタ２ａにおけるタイミング制
御方式についてさらに詳述する。第５図は、同期信号発
生部２０、ＢＣＯ発生部１９および演算制御部１８の一
部の構成を示す回路図である。 第５図の回路は、水晶発振回路２１によって発生される
内部クロックφＭと同期して動作する回路と、入力ピッ
トクロックＢＣＩと同期して動作する回路とが混在１．
てなる。 また、第５図の回路はＩＣとして実現される回路であり
、ＩＣ化した場合に安定した動作が得られるような回路
方式が採られている。そこで、まず、このＩＣ化のため
に採った回路方式について、補足説明を行う。第５図の
回路の各部を構成するフリップフロップとしては、マス
タースレーブ方式のフリップフロップが用いられており
、上記クロックφＭあるいはピットクロックＢＣＩから
生成された２相クロツクによって駆動される。ＳＲＦ！
と５ＲＦ２は、各々、クロックφＭとビットクロックＢ
ＣＩとから、２相クロツクφ１５およびφ１６と２相ク
ロツクφＸおよびφｙとを発生する回路である。 第６図は、回路５ＲＦＩの動作を示したものである。こ
の図に示すように、クロックφ、５およびφ１８は、信
号φＭの変化によって即時立ち下がる。 しかし、クロックφ１．およびφ１６の立ち上がりを見
ると、クロックφ１．はクロックφ、８が立ち下がるこ
とによって立ち上がり、逆に、クロックφＩｌ＋はクロ
ックφ１．が立ち下がることによって立ち上がる。従っ
て、クロックφ１．およびφ１６は、互いに“１”レベ
ルの期間がオーバーラツプしない位相関係となり、２相
クロツクとして質の良いものが得られる。回路５ＲＦ２
においても同様に、ビットクロックＢ（ｌから２相クロ
ツクφＸおよびφｙが得られる。 このようにして得られた２相クロツクは、第７図に示す
ように、第５図の回路を構成する各フリップフロップの
マスター側ラッチＭおよびスレーブ側ラッチＳに供給さ
れる。このようなりロック供給方式を採っているため、
マスター側ラッチＭが読み込み状態の場合は確実にスレ
ーブ側ラッチＳが遮断状態となり、また、逆に、スレー
ブ側ラッチＳが読み込み状態の場合は確実にマスター側
ラッチＭが遮断状態となる。従って、安定したフリップ
フロップの動作が得られる。 また、第５図の回路では、タイミング調整用として、マ
スタースレーブ型フリップフロップによる遅延回路が用
いられおり、第５図中、“Ｄ”　　ｎＤ”（ｎは整数）
、“Ｄｘ”あるいは“ｎＤｘ”（ｎは整数）と記されて
いる。ここで、“Ｄ″あるいは“ｎＤ”は２相クロツク
φ９６、φ１８によって動作する。また、“Ｄｘ”ある
いは“ｎＤｘ”は２相クロツクφｘ１　φｙによって動
作する。また、“Ｄ”あるいは“Ｄｘ“の先頭に付けら
れた整数ｎはフリップフロップの段数を表している。以
上で、第５図の回路に関する補足説明を終わる。 以下、第５図に示された同期信号発生部２０、ＢＣＯ発
生部１９および演算制御部１８の各部の構成および動作
を説明する。

【同期信号発生部２０】 第８図は同期信号発生部２０の動作を示すタイムチャー
トである。同期信号発生部２０において、入力ワードク
ロック５ＤＳＹは、遅延回路！０１を介して立ち上がり
検出回路１０２に供給される。 そして、ワードクロック５ＤＳＹが立ち上がると（時刻
ｔ。）、その立ち上がり時点から数えて３発註のクロッ
クφｙの立ち上がり時（時刻１１）に、立ち上がり検出
回路１０２から幅Ｆ　Ｂ　（Ｆ　ＢはクロックφＸ１　
φｙの周期）の立ち上がり検出パルスｆｌＥＳ１が出力
される。このパルスＲＥＳＩは、カウンタ１０３にリセ
ットパルスとして供給される。 カウンタ１０３は同期式リセット機能を有する８ビツト
のアップカウンタであり、ビットクロックＢＣＩより得
られる２相クロックφＸ、φｙによってカウント動作す
る。また、トグルインヒピット入力ＴＩは電源ＶＤＤに
固定されている。従って、このカウンタ！０３は、ビッ
トクロックＢＣＩが入力される限りアップカウント動作
を続ける。時刻ｔ１にパルスＲＥＳＩがリセットパルス
として入力されると、それはその直後のクロックφＸで
読み込まれ、次いで、クロックφｙでカウンタ１０３が
リセットされ、カウント値は「０」となる（時刻ｂ）。 そして、カウント値「０」から再びビットクロックＢＣ
Ｉによるアップカウントが行われる。 一方、時刻ｔ１において出力されたパルスＲＥＳ１は、
微分回路１０４を介してラッチ回路２０５に供給される
。この結果、パルスＲＥＳＩの立ち上がり時刻ｔ、から
ＦＢ／２の期間、微分回路１０４からパルスＬａが出力
され、これがラッチ回路１０５ヘラツチ信号として供給
される。そして、カウンタ１０３の上位４ビットＱ４〜
Ｑ、がラッチ回路１０５に取り込まれる。 このようにして、ワードクロック５ＤＳＹの立ち上がり
が検出される毎に、カウンタ１０３のリセットおよびカ
ウンタ１０３の最終カウント値のラッチ回路（０５への
取り込みが行われる。ここで、ピットクロックレイトを
Ｎｆｓ、すなわち、ワードクロック５ＤＳＹの１周期Ｆ
Ｗに入力されたピットクロックＢＣＩの個数をＮ個とす
ると、カウンタ１０３がリセットされる直前における最
終カウント値は「Ｎ−ＩＪとなる。そして、ラッチ回路
１０５のラッチデータは、 Ｍｌ＝（Ｎ／１６）−１・・・・・・（１）となる。 ラッチ回路１０５のラッチデータＭ！は、デコーダ１０
６および比較回路１０７に供給される。 デコーダ１０６ではラッチデータＭｌがデコードされ、
ピットクロックレイト検出信号ＳＡ、ＳＢ。 ＳＣが出力される。このデジタルフィルタ２ａでは、３
２ｆｓ〜１９２ｆｓまでの１６の整数倍のビットクロッ
クレイトへの対応が可能であり、各ビットクロックレイ
トに適したタイミング制御が行われるようになっている
。そして、このタイミング制御の切り換えはピットクロ
ックレイト検出信号ＳＡ、Ｓ８％Ｓｃによって行われる
。ここで、ビットクロックレイトが１２８Ｆ＝：以上の
場合？こは信号ＳＡが“ｌ”となり、ビットクロックレ
イトが４８ｆｓ−１１２ｆｓの場合は信号ＳＢが“ビと
なり、ビットクロックレイトが３２ｆｓの場合は信号Ｓ
Ｂが“ｌ”となる。 比較回路１０７、カウンタ１０８およびＯＲゲート１０
９は、可変分周器を構成する。そして、この可変分周器
は、ラッチ回路１０５のラッチデータＭｌに従って、ピ
ットクロツタＢＣＩを分周する。以下、第８図のタイム
チャートを用いてこの可変分周器の動作を説明する。ワ
ードクロック５ＤＳＹが立ち上がると（時刻ｔｓ）、そ
れに伴って発生される検出パルスＲＥＳＩが発生される
（時刻１．）が、このパルスＲＥＳＩはＯＲゲート１０
９を介し、リセットパルスＲＥＳ２としてカウンタ１０
８に供給される。そして、このリセットパルスＲＥ　Ｓ
　２はその発生直後のクロックφＸでカウンタ！０８に
読み込まれる。そして、その次のクロックφｙでカウン
タ１０Ｂがリセットされ、カウント値が「０」となる（
時刻ｔｓ）。そして、カウント値「０」からピットクロ
ックＢＣＩによるアップカウントが行われる。 カウンタ１０８では、ピットクロックＢＣＩの入力に伴
ってアップカウントか進む。そして、カウンタ１０８の
カウント値は比較回路１０７によってラッチ回路！０５
のラッチデータＭ１と比較される。そして、アップカウ
ントが進み、カウント値がデータＭｌと一致すると比較
回路１０７から検出パルスＥＱが出力され、これがリセ
ットパルスＲＥＳ２としてカウンタ１０８に入力される
（時刻ｔｏ）。そして、次にクロックφｙが入力される
と、カウンタＩＯ８はリセットされ、カウント値「ｏ」
から再びカウントが繰り返される。このように、カウン
タ１０８では、ラッチデータＭｌに従ってカウント動作
が行われ、カウント値「０」〜ｒＭ　Ｉ　Ｊが繰り返さ
れる。そして、カウント値が「Ｍｌ」となる毎に比較回
路１０７から検出信号ＥＱが出力される。 従って、検出パルスＥＱの周期ＦＷＥＱは、ピットクロ
ックＢＣＩのｒＭｌ＋ＩＪ個分の長さとなる。 萌述と同様に、サンプリング周期ＦＷにおいて入力され
るピットクロックの個数をＮとすると、検出パルスＥＱ
の周期ＦＷＥＱは、 ＦＷＥＱ＝　（（Ｍ　ｌ　＋　１　）／Ｎ）Ｆｗ　　・
・・・・・（２）となる。そして、この場合、Ｍｌは前
掲式（＋）によって与えられるので、 Ｆ　ＷＥＱ＝　（（Ｎ／　ｌ　６　）／Ｎ）Ｆ　Ｗ＝Ｆ
Ｗ／１６　　　　　　　・・・・・・（３）となる。こ
のように、検出パルスＥＱの周期は、サンプリング周期
ＦＷの１／１６となり、サンプリング周期ＦＷ毎に１６
個のパルスＥＱが発生される。すなわち、検出パルスＥ
Ｑの周波数は、サンプリング周波数ｆｓの１６倍の周波
数１６ｆｓとなる。 ！１２は同期式リセット機能を有する２ビツトのカウン
タであり、ピットクロックＢＱｆによってアップカウン
ト動作する。また、このカウンタ１１２はトグルインヒ
ビット機能を有しており、トグルインヒピット信号ＴＩ
が“１”レベルの場合のみカウント動作が行われる。こ
のカウンタＩｔ２には、ワードクロック５ＤＳＹが立ち
上がる毎に発生される検出パルスＲＥＳＩが、遅延回路
ｌＩＯを介してリセットパルスＲＥＳ３として供給され
る。そして、このリセットパルスＲＥＳ３がクロックφ
Ｘの立ち上がりで読み込まれ、クロックφｙの立ち上が
りでカウンタ１１２がリセットされる（時刻１１）。 一方、カウンタ１１２には、前述のパルスＥＱを遅延回
路Ｉ１１を介して得られるパルスＥＱＤがトグルインヒ
ピット信号として供給される。従って、カウンタ１１２
はパルスＥＱＤが入力される毎にカウント動作する。こ
の結果、カウンタ１１２のＱ。出力からはパルスＥＱＤ
を２分周したパルスＰ８Ｆが得られる。そして、パルス
ＥＱＤはサンプリング周期ＦＷ毎に１６個発生されるの
で、第８図に示すように、パルスＰ８Ｆｉよ周期Ｆ’Ｗ
毎に８個出力される。このようにして、サンプリング周
波数ｆｓの８倍の周波数８「ｓを有するパルスＰ８Ｆが
得られる。 このようにして発生されたパルスＰ　８　Ｆによって、
出力ワードクロックＷＣＯおよびサンプルホールド信号
ＳＨＬ、ＳＨＲが生成される。以下、第９図のタイムチ
ャートを参照してこの動作を説明する。 〈ワードクロックＷＣＯの発生〉 パルスＰ８Ｆは遅延回路！１３を介して、遅延回路１１
４およびセレクタ＋１５に供給される。 そして、セレクタ１１５の出力信号が遅延回路ｌ！６を
介して出力ワードクロックＷＣＯとして出力される。セ
レクタ１１５にはビットクロックレイト検出信号ＳＡが
セレクト信号として供給されており、パルスＰ８Ｆが出
力されてからワードクロックＷＣＯが出力されるまでの
遅延時間が切り換えられろようになっている。これらの
回路１１３〜１１６によれば、ピットクロックレイトが
１２８ｒｓ以上の場合はパルスＰ８Ｆを５Ｆ’Ｆ３遅ら
せたものが、ピットクロックレイトか１１２ｆｓ以下の
場合はパルスＰ８Ｆを４Ｆ’Ｂ遅らせたものが、ワード
クロックＷＣＯとして得られる。第９図にはピットクロ
ックレイトがｌ１２ｒｓ以下の場合が示されている。 〈サンプルボールド信号ＳＨＬ、ＳＨＨの発生〉ヒツト
クロックレイトが変化すると、それに伴ってピットクロ
ックＢＣＩの周期ＦＢが変化する。 従って、ただ単にパルスＰ８Ｆを所定クロック数だけ遅
延させてサンプルホールド信号ＳＨＬ、ＳＨＲを生成す
る方式では、サンプルホールド信号Ｓ　ＨＬ、Ｓ　ＨＲ
の切り換えタイミングおよびパルス幅がピットクロック
レイトに伴って変化してしまう。このため、あるピット
クロックレイトに対して好都合なザンプルホールドタイ
ミングが得られても、他のピットクロックレイトではザ
ンプルホールドタイミングがずれてしまいシステムが誤
動作してしまうという不都合が発生する。このデジタル
フィルタ２ａでは、パルスＰ８Ｆを遅延回路で遅延させ
ることによりサンプルホールド信号Ｓ　＋−（Ｌ、Ｓ　
Ｉ−Ｉ　Ｒを得るものであるが、その際に遅延回路の段
数をピットクロックレイトに対応して切り換えるにうに
している。そして、このようにすることで、ピットクロ
ックレイトが変わってら良好なタイミングのサンプルホ
ールド信号Ｓ　Ｉ−Ｉ　Ｌ　。 ＳＨＲが得られるものである。 カウンタ１１２のＱ、出力は遅延回路＋１７によって２
ＦＢ遅延され、信号ＱＩＤとしてパルス発生回路１１８
Ｈに入ツノされ、さらに信号Ｑ　Ｉ　Ｄはインバータ１
１７ａによって反転され、信号ＱＩＤＮとしてパルス発
生回路１１８Ｌ、に入力される。一方、カウンタ１１２
のＱ。出力（パルスＰ８Ｆ）は、立ち下がり検出回路１
１９に入力される。 そして、パルスＰ８Ｆの立ち下がり時に、幅ＦＢの検出
パルスが検出回路１１９から出力され、これが遅延回路
！２０でＩＦ’Ｂ遅延されてパルスＮＱＯとして出力さ
れる。この上山パルスＮＱＯは、パルス発生回路１１８
Ｒおよびｌｌ８ｆ、に入力されると共に、遅延回路１２
１−１２３に順次伝播される。ここで、パルス発生回路
１１８Ｒおよび１１８Ｌは同一の回路構成となっている
。そして、パルス発生回路１１８Ｒは信号ＱＩＤ７！ｌ
＜”ｌ’の場合にイネーブル状態となり、また、パルス
発生回路１１８Ｌは信号ＱＩＤＮＩＪ＜”ｌ”の場合に
イネーブル状態となる。 遅延回路１２１〜１２３の出力信号はセレクタ１２４に
入力される。このセレクタ１２４には、ピットクロック
レイト検出信号５Ａ−ＳＣがセレクト信号として供給さ
れている。従って、ピットクロックレイトが１２８　ｒ
ｓ以上の場合は遅延回路１２３の出力信号が、ピットク
ロックレイトが４８ｆｓ−１１２ｒｓの場合は遅延回路
１２２の出力信号が、ピットクロックレイトが３２ｆｓ
以下の場合は遅延回路１２１の出力信号が各々選択され
る。 そして、選択された出力信号は遅延回路１２５を介シ、
パル２ＮＱＯＤとしてパルス発生回路１１８Ｒおよび１
１８Ｌに入力される。 次に、パルス発生回路１１８Ｌの動作を説明する。カウ
ンタ１１２のＱ。ｓＱ＋が立ち下がると（時刻ｔｏｏ）
、そのＩＦ’Ｂ後にパルスＮＧＯが入力される。しかし
、この時、信号ＱＩＤＮは“０”レベルであるので、Ｎ
ＡＮＤゲート１１８Ａの出力ｉは“１“レベル、ＡＮＤ
ゲート１１８Ｂの出力ｊは“０”レベルとなり、０Ｒ−
ＡＮＤゲート１１８Ｃの出力にはフリップフロップ１１
８Ｄの出力ａと同じ信号レベル（この場合“０“レベル
）となる。従って、この時点ではパルス発生回路１１８
Ｌの出力Ｑは変化しない。 ヒツトクロックレイトが４８ｆｓ−１！　２ｆｓの場合
、パルスＮＱＯより３Ｆ’Ｂ遅れてパルスＮＱＯＤが立
ち上がる。この結果、ＡＮＤゲート１１８Ｂの出力ｊお
よび０Ｒ−ＡＮＤゲートｌｌ８Ｃの出力ｋが“Ｉ“レベ
ルとなる（時刻【５．）。それから、Ｉｒ’Ｂ後にパル
スＮＱＯＤが立ち下がり、ＡＮＤゲー）１１８Ｂの出力
ｊが立ち下がる（時刻ｔ１２）。 一方、時刻Ｌｔの直前のクロックφＸによってＯ，ＲＡ
ＮＤゲートの出力ｋ（この場合“ｌ”レベル）がフリッ
プフロップｌｌ８Ｄに読み込まれており、時刻ｔ１２に
おいてフリップフロップ１１８Ｄから出力される。従っ
て、０Ｒ−ＡＮＤゲート１１８０の出力には結局“ｌ”
レベルに落ち着く。そして、以後、パルス発生回路１１
８Ｌの出力信号ρは“１“レベルとなる。そして、この
出力信号Ｑが立ち上がると、セレクタ１２６、遅延回路
１２７Ｌおよび１２８Ｌが順次動作し、サンプルホール
ド信号Ｓ　ＨＬが立ち上がる。ここで、遅延回路１２８
１゜は、ピットクロックレイトが３２ｆｓの場合であり
、かつ、入力信号が立ち下がる場合のみ０．５Ｆ’Ｈの
遅延時間か得られる。なお、後述する遅延回路１２８Ｈ
の動作ら同様である。 次に、時刻ｔｌ、になると、カウンタ１１２のＱ。 出力（パルスＦＤＰ）が立ち上がるが、この場合、ワー
ドクロックＷＣＯが４ＦＢ後に変化Ｖるのみであり、サ
ンプルホールド信号の発生に係る回路では何の動作ら行
イつれない。 次に、時刻ｔ１４になると、カウンタ１１２のＱ。 出力が立ち下がり、Ｑ１出力が立ち上がる。そして、そ
のＩＦＢ後にパルスＮＱＯが立ち上がり、２ＦＢ後に信
号ＱＩＤＮが立ち下がる。パルスＮＱＯの立ち上がり時
（時刻ｔ１．）、信号ＱＩＤＮは“ｌ”レベルであるの
で、ＮＡＮＤゲート１１８Ａの出力ｉが立ち下がり、そ
れに伴って０Ｒ−ＡＮＤゲー）１１８ｃの出力ｋが立ち
下がる。それから、ＩＦＢ経過すると（時刻ｔａｇ）、
パルスＮＱＯが立ち下がるので、信号ｉは立ち上がる。 一方、時刻ｔ１８の直面のクロックφＸによって０Ｒ−
ＡＮＤゲートの出力ｋ（この場合“０”レベル）がフリ
ップフロップ１１８Ｄに読み込まれており、時刻ｔ１Ｃ
においてフリップフロップ１１８Ｄから出力される。従
って、ＯＲ−Ａ　Ｎ　Ｄゲート１１８Ｃの出力には結局
“０”レベルに落ち着く。そして、以後、パルス発生回
路１１８Ｌの出力信号Ｑは“０”レベルとなる。そして
、この出力信号ａが立ち下がると、セレクタ１２６、遅
延回路１２７Ｌおよび１２８Ｌが順次動作し、サンプル
ホールド信号Ｓ　ＨＬが立ち下がる。 パルス発生回路１１８Ｒも、回路１１８Ｌと同様の動作
である。ただし、パルス発生回路ｔｔＳＲは、信号ＱＩ
Ｄが“ｌ”レベルの期間に動作する。 そして、パルス発生回路１１８Ｒの出力信号は、遅延回
路１２７Ｒおよび１２８Ｒを介し、サンプルホールド信
号ＳＨＲとして出力される。 このデジタルフィルタ２ａをｌ　ＤＡＣシステムに用い
る場合、切り換え信号ＳＴは“０”レベルに固定して用
いる。この場合、セレクタ１２６では、パルス発生回路
１１８Ｌの出力信号が選択される。 そして、サンプルホールド信号ＳＨＲとしてはパルス発
生回路ｚｓＲからの出力信号が、サンンプルホールド信
号ＳＨＬとしてはパルス発生回路１１８Ｌからの信号が
出力される。そして、第３図に示すように、交互に立ち
上がる信号ＳＨＲとＳ　ＨＬが得られる。また、このデ
ジタルフィルタ２ａを２ＤＡＣシステムに用いる場合、
切り換え信号ＳＴは“ｌ”レベルに固定して用いる。こ
の場合、セレクタ１２６では、ＯＲゲート１２９の出力
信号が選択される　−こで、このＯＲゲートＩＰ　′ ２９には、パルス発生回路１１８Ｒおよび１１８Ｌの出
力信号が入力される。従って、サンンプルホールド信号
ＳＨＬとしてはパルス発生回路Ｉｆ８Ｌからの信号とパ
ルス発生回路１１８Ｒからの信号の論理和か出力される
。 次に、このデジタルフィルタ２ａにおけるワードクロッ
クＷＣＯおよびサンプルホールド信号ＳＨＲ，ＳＨＬの
位相関係について説明する。このデジタルフィルタ２ａ
では、上述の説明かられかるように、カウンタ１１２の
出力パルスＰ８Ｆに対して下記の位相関係を持つワード
クロックＷＣＯおよびサンプルホールド信号ＳＨＲ，Ｓ
ＨＬが得られる。 ■パルスＰ８Ｆの変化点からワードクロックＷＣＯの変
化点までの遅れ ａ、１２８ｆｓ〜　　　　−５ＦＢ ｂ、４８ｆｓ〜ｌｌ２ｆｓ　　・・・　　４ＦＢｃ、　
　３２ｆｓ　　　　　　　　　　−４ＦＢ■パルスＰ８
Ｆの立ち下がりからサンプルホールド信号ＳＨＲ，５ｌ
−ＩＬの立ち上がりまでの遅れａ、　　Ｉ　２８ｆｓ〜
−９ＦＢ ｂ、　４８ｒｓ　〜Ｉ　Ｉ　２ｆｓ　　−６ＦＢｃ、３
２ｆｓ　　　　　　　・・・５ＦＢ■パルスＰ８Ｆの立
ち下がりからサンプルホールド、信号ＳＨＲ，ＳＨＬの
立ち下がりまでの遅れａ、１２８ｆｓ〜　　　　＝−３
ＦＢ ｂ、　４８ｒｓ〜１１２ｆｓ　　−３ＦＢｃ、　３２ｆ
ｓ　　　　−３，５ＦＢ 従って、各ピットクロックレイトにおけるワードクロッ
クＷＣＯとサンプルホールド信号ＳＨＲ。 ＳＨＬとの位相関係は、 ■ワードクロックＷＣＯの立ち下がりからサンプルホー
ルド信号５ＨＲＳＳＨＬの立ち上がりまでの余裕（第３
図における“２Ｔ”） ａ、１２８ｆｓ〜　　　　−４ＦＢ ｂ、　４８「ｓ−１１２ｆｓ　　−２Ｆ’Ｂｃ、３２　
ｆｓ　　　　　　　　　　　＝−ＩＦＢ■サンプルホー
ルド信号ＳＨＲ，ＳＨＬの立ち下がりから次のワードク
ロックＷＣＯの立ち下がりまでの余裕（第３図における
“Ｔ”） ａ、１２８ｆｓ〜　　　　−２ＦＢ ｂ、　４８ｒｓ〜１１２ｆｓ　　−・−Ｉ　Ｆ’Ｂｃ、
３２ｆｓ　　　　　　　−・−０，５ＦＢとなる。この
ように、このデジタルフィルタ２ａでは、ピットクロッ
クレイトに対応して遅延回路段数を切り換えているので
、ピットクロックレイトが換わっても適切な位相差でワ
ードクロックＷＣＯおよびサンプルホールド信号ＳＨＲ
，ＳＨＬが送出される。 ［Ｂ　ＣＯ発生部１９、演算制御部１８］演算制御部１
８およびＢＣＯ発生部１９は、ヒツトクロックＢＣｆと
は非同期な内部クロックφ１５、φ１８によって動作す
る。また、演算制御部１８およびＢＣＯ発生部１９は、
出力ワードクロックＷＣＯの立ち下がりが検出される毎
に起動される。 ワードクロックＷＣＯが立ち下がると、それが立ち下が
り検出回路２０１によって検出される。 そして、この立ち下がり検出回路２０１によれば、ワー
ドクロックＷＣＯか立ち下がった後の最初のクロックφ
１６の立ち上がりにおいて、幅τ（τはクロックφ、５
、φ１８の周期）の検出パルスＲＰＡが発生される。こ
の検出パルスＲＰＡは、ジッタ吸収回路２０２を介し、
ＢＣＯ発生部１９内のＢＣＯカウンタ２０３にリセット
パルスＲＰとして供給される。また、このパルスＲＰは
ＢＣＯ制御回路２０４に入力されると共に、遅延回路２
０５を介し、アドレスカウンタリセット回路２０６に入
力される。なお、ジッタ吸収回路２０２の動作について
は後述する。 さて、ＢＣＯ発生部１９について説明する。カウンタ２
０３は６ビツトのアップカウンタであり、クロックφ１
６ｑ　φＩｌｌによってアップカウント動作を行う。カ
ウンタ２０３の出力Ｑ。−Ｑ５は、デコーダ２０７に供
給される。そして、カウンタ２０３のカウント値が「３
３」、「３７」、「４４」、「４７」となった時に、デ
コーダ２０７からこれらカウント値と対応する検出信号
Ｐ３３、Ｐ３７、Ｐ４４、Ｐｄ２が各々出力される。こ
こで、当該カウント値が検出された場合、検出信号Ｐ３
３、Ｐ３７、Ｐ４４は“ｌ”レベルとなり、検出信号Ｐ
４７は“０°レベルとなる。検出信号Ｐ４７は、カウン
タ２０３にトグルインヒピット信号として入力される。 カウンタ２０３は、ワードクロックＷＣＯが立ち下がり
時にリセットパルスＲＰによってリセットされる。そし
て、カウンタ２０３は、クロックφＩ５、φ、６の入力
に伴って、カウント値「０」からアップカウントされる
。そして、カウント値が「４７」になると、デコーダ２
０７から検出信号Ｐ４７が出力され、この結果、カウン
タ２０３はトグルインヒピット状態となり、クロックφ
、５、φが入力されてもカウント動作しなくなる。そし
て、次のワードクロックＷＣＯが立ち下かり、リセット
パルスＲＰが入力されるまでの間、カウント値「４７」
のまま待機する。 一方、カウンタ２０３のＱ。出力は、遅延回路２０８に
よって２τ遅延され、インバータ２１０を介してＡＮＤ
ゲート２１１に入力される。このＡＮＤ２１１ゲートの
他の入力端には、ＢＣＯ制御回路２０４から出力される
信号５ＴＯＰが入力される。　以下、ＢＣＯ発生部１９
におけるピットクロックＢＣＯの発生動作を第１０図の
タイムチャートを参照して説明する。リセットパルスＲ
Ｐが入力されると、次のクロックφ、６のタイミングで
カウンタ２０３がリセットされる。また、リセットパル
スＲＰは、ＢＣＯ制御回路２０４に読み込まれ、リセッ
トパルスＲＰの立ち上がりから２τ遅れて信号５ＴＯＰ
が立ち上がる。これにより、ヒツトクロックＢＣＯの送
出がスタンバイされる。そして、カウンタ２０３のＱ。 出力が遅延回路２０８、インバータ２１０、ＡＮＤゲー
ト２１１を介し、ピットクロックＢＣＯとして出力され
る。 そして、切り換え信号１６／１８が“０”レベルの場合
、カウンタ２０３のカウント値が「３３」となった時点
で検出信号Ｐ３３かセレクタ２１２を介し、終了信号Ｅ
ＤとしてＢＣＯ制御回路２０４に供給される。この結果
、終了信号ＥＤの立ち上がりから２τ後に信号５ＴＯＰ
が立ち下がり、以後、ピットクロツタＢＣＯの送出はス
トップされる。なお、切り換え信号１６／１８が“Ｉ”
レベルの場合は、カウント値「３７Ｊが検出されること
により、ピットクロックＢＣＯの送出がストップされろ
。このようにして、ＢＣＯ制御部１９では、ワードクロ
ックＷＣＯが立ち下がる毎に、所定数のピットクロック
ＢＣＯが出力される。 次に、演算制御部１８について説明する。アドレスカウ
ンタ２１４は８ビツトのアップカウンタであり、その出
力Ｑ。−Ｑ７は、マイクロプログラムアドレスとしてマ
イクロプログラムＲＯＭに供給される。２０９はクロッ
ク発生回路であり、ＢＣＯ発生部１９内のカウンタ２０
３のＱ。出力から、２相クロツクφ１、φ、を生成する
。そして、アドレスカウンタは、このクロックφ１、φ
２によってカウント動作する。２１４はデコーダであり
、アドレスカウンタ２１３のカウント値がｒ１９１Ｊと
なった時、検出信号Ｐ１９＋を出力する。この検出信号
Ｐ１９１は、ＯＲゲート２１５を介し、カウンタ２１３
にリセット信号として入力される。 そして、カウンタ２１３はリセット信号入力後のクロッ
クφ、のタイミングでリセットされる。すなわち、アド
レスカウンタ２１３はカウント値「０」からｒｌ　９１
ｊまでを、クロックφ１、φ之に従って繰り返す。 また、アドレスカウンタ２１３は、サンプリング周期Ｆ
Ｗにおける最初のワードクロックＷＣＯの立ち下がりで
リセットされる。第１１図は、アドレスカウンタリセッ
ト回路２０Ｇの動作を示したものである。入力ワードク
ロック５ＤＳＹが立ち上がって、サンプリング周期ＦＷ
が開始されると、検出パルスＲＥＳ３Ｄがアドレスカウ
ンタリセット回路２０６に入力される。この結果、セッ
トリセットフリップフロップ２０６Ａがセットされ、信
号Ｒ３が“！”レベルとなる。そして、出力ワードクロ
ックＷＣＯが立ち下かつて、検出パルスＲＰＣが入力さ
れると、ＡＮＤゲート２０６Ｂの出力信号Ｒｔは“１”
となる。そして、この信号Ｒ１が、ＯＲゲート２０６　
Ｃ，フリップフロップ２０６Ｄを介し、信号Ｒ４として
出力され、この信号Ｒ４によってアドレスカウンタ２１
３がリセットされる。一方、信号Ｒ１はフリップフロッ
プ２０６Ｅによって読み込まれ、信号Ｒ２として出力さ
れる。この結果、信号Ｒ２によってセットリセットフリ
ップフロップ２０６Ａがリセットされ、信号Ｒ３は“０
”となる。これにより、以後、ワードクロックＷＣＯが
立ち下がり、検出パルスＲＰＤが入力されても、アドレ
スカウンタ２１３に対してリセットパルスは供給されな
い。このように、サンプリング周期ＦＷの最初のワード
クロックＷＣＯの立ち下がりで、アドレスカウンタ２１
３はリセットされる。そして、以後、クロックφ１、φ
、に従ってカウント動作する。 さて、前述したように、クロックφいφ２は、カウンタ
２０３のＱ。出力から生成されている。 また、カウンタ２０３は、ワードクロックＷＣＯが立ち
下がる毎に、カウント値「０」〜「４７」を−巡する。 従って、クロックφ１　φ２は、ワードクロックＷＣＯ
が立ち下がる毎に、各々１２個ずつ発生され、アドレス
カウンタ２１３のカウントが進められる。そして、アド
レスカウンタ２１３からマイクロプログラムアドレスが
送出され、演算部１２（第１図）において、当該マイク
ロプログラムに基づく演算が実行される。このようにし
て、ワードクロックＷＣＯが立ち下がる毎に、クロック
φいφ、に同期してＩ２ステップのマイクロプログラム
が実行される。そして、１２ステツプのマイクロプログ
ラムの実行が終了すると、次のワードクロックＷＣＯの
立ち下がりまで、アドレスカウンタ２１３は停止し、演
算部Ｉ２は待機状態となる。そして、サンプリング周期
ＦＷにおいて、ワードクロックＷＣＯは８回立ち下がり
、１回のサンプリング周期ＦＷの間に合計＋９２ステツ
プのマイクロプログラムが実行され、サンプリング周波
数ｆｓの８倍のサンプリング周波数８ｆｓに対応したデ
ジタルデータが演算される。 次に、ジッタ吸収回路２０２の動作を説明する。 このデジタルフィルタ２ａでは、クロックφ１５、φ１
ｏの周波数の下限は、３８４　ｒｓとなっている。 しかし、クロック周波数が３８４　ｒｓ付近になると、
演算速度がかなり落ち、前回の演算が終了しない内に、
次のワードクロックＷＣＯの立ち下がりが来てしまうと
いう事態が発生する。このジッタ吸収回路２０２は、ワ
ードクロックＷＣＯか立ち下がって検出パルスＲＰＡが
発生された時点において前回の演算が未終了の場合、検
出パルスＲＰＡを遅らせ、演算終了を待ってパルスＲＰ
として出力する。 第１２図は、ジッタ吸収回路２０２の動作を示すタイム
チャートである。ＢＣＯ発生部１９内のカウンタ２０３
のカウント値が１４４」になると検出信号Ｐ４４が出力
される。そして、この信号Ｐ４４は、クロックφ１６、
φ、６に伴って遅延回路Ｄ４５〜Ｄ４９に順次伝播する
。従って、カウンタ２０３のカウント値が「４４Ｊの時
は信号Ｐ４４が”Ｉ”に、ｒ４５Ｊの時は信号Ｐ４５が
“１“に、という具合に、信号Ｐ４４〜Ｐ４９が順に立
ち上がり、各々立ち上がりからｌτ経過後に立ち下がる
。 そして、（イ）の場合のように、カウンタ２０３のカウ
ント値が「４３」の時に検出パルスＲＰＡが入力された
場合（時刻ｔ、１）は、この検出パルスＲＰＡは、遅延
回路Ｄ５０、Ｄ５１．ＡＮＤゲート２ｏ２Ａ、遅延回路
２０２Ｂ、ＯＲゲート２０２Ｘを介し、カウンタ２０３
のカウント値が「４７」となる時刻ｔ４２に、パルスＲ
Ｐとして出力される。 また、（ロ）の場合のように、カウンタ２０３のカウン
ト値が１４５」の時に検出パルスＲＰＡが入力された場
合（時刻ｔ、３）は、この検出パルスＲＰＡは遅延回路
Ｄ５０、Ｄ５１、ＡＮＤゲート２０２Ｃ１ＯＲゲート２
０２Ｘを介し、時刻ｔｊｔに、パルスＲＰとして出力さ
れる。また、（ハ）の場合のように、カウンタ２０３の
カウント値が「４７」の時ニ検出パルスＲＰＡが入力さ
れた場合（時刻ｔ７．）は、この検出パルスＲＰＡはＡ
ＮＤゲート２０２Ｄを介し、時刻ｔｘｔに、パルスＲＰ
として出力される。また、（ニ）の場合のように、カウ
ンタ２０３におけるカウントが終了してから検出パルス
ＲＰＡが入力された場合（時刻り、４）は、この検出パ
ルスＲＰＡは、遅延回路Ｄ５０、Ｄ５１、インバータ２
０２Ｅ、ＮＯＲゲート２０２Ｙ、ＯＲゲート２０２Ｘを
介し、パルスＲＰとして出力される。 このように、検出パルスＲＰＡ入力時におけるカウンタ
２０３のカウント値、すなわち、前回の演算の進行状況
に応じて、検出パルスｒ’（ＰＡが遅延され、パルスＲ
としてＢＣＯ発生部１９に供給される。 「発明の効果」 以上説明したように、この発明によれば、入力デジタル
データのサンプリング周期を検出すると共に、該サンプ
リング周波数のＮ倍の周波数の起動信号を発生するタイ
ミング発生回路と、前記入力デジタルデータを構成する
各ビットのビット入力速度を検出するビット入力速度検
出回路と、前記起動信号によって起動され、前記積和演
算の結果得られたデジタルデータを出力すると共に、後
続の回路が該デジタルデータを取り込むための同期信号
を出力する回路であって、該デジタルデータおよび同期
信号の出力タイミングが前記ビット入力速度に基づいて
制御される出力回路とを設けたので、各種の入力タイミ
ング仕様に適応することが可能なデジタルフィルタを実
現することかできる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデジタルフィルタ２
ａの構成を示すブロック図、第２図は同実施例によるオ
ーディオ信号再生回路の構成を示すブロック図、第３図
および第４図は同実施例の動作を示すタイムチャート、
第５図は同実施例における同期信号発生部２０、ＢＣＯ
発生部１９、演算制御部１８の構成を示す回路図、第６
図は同実施例におけるクロック発生回路ＳＲＰ　ｌの動
作を示すタイムチャート、第７図は同実施例における各
フリップフロップに対する２相クロツク供給方法を説明
する図、第８図および第９図は同実施例における同期信
号発生部２０の動作を示すタイムチャート、第１０図は
同実施例におけるＢＣＯ発生部１９の動作を示すターム
チヤード、第１１図は同実施例におけるアドレスカウン
タリセット回路２０６の動作を示すタイムチャー１・、
第１２図は同実施例におけるジッタ吸収回路２０２の動
作を示すタイムチャート、第１３図は従来のデジタルフ
ィルタを用いたオーディオ信号再生回路の構成を示すブ
ロック図である。 ２ａ・・・・・・デジタルフィルタ、２０・・・・・・
同期信号発生部、１Ｂ・・・・・・演算制御部、１９・
・・・・・ＢＣＯ発生部。

Claims (1)

1. 【特許請求の範囲】 　所定のサンプリング周期毎に入力される時系列のデジ
   タルデータに対して所定の積和演算を行い、該サンプリ
   ング周波数のＮ倍（Ｎは整数）のサンプリング周波数に
   対応したデジタルデータを生成して出力するデジタルフ
   ィルタにおいて、 前記入力デジタルデータのサンプリング周期を検出する
   と共に、該サンプリング周波数のＮ倍の周波数の起動信
   号を発生するタイミング発生回路と、 前記入力デジタルデータを構成する各ビットのビット入
   力速度を検出するビット入力速度検出回路と、 前記起動信号によって起動され、前記積和演算の結果得
   られたデジタルデータを出力すると共に、後続の回路が
   該デジタルデータを取り込むための同期信号を出力する
   回路であって、該デジタルデータおよび同期信号の出力
   タイミングが前記ビット入力速度に基づいて制御される
   出力回路とを具備することを特徴とするデジタルフィル
   タ。