JPS62102556A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62102556A JPS62102556A JP60244549A JP24454985A JPS62102556A JP S62102556 A JPS62102556 A JP S62102556A JP 60244549 A JP60244549 A JP 60244549A JP 24454985 A JP24454985 A JP 24454985A JP S62102556 A JPS62102556 A JP S62102556A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- semiconductor integrated
- pad
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補形（界効来トランジスタ（以下ＣＭＯＳ
ＦＥ’ｒと略記する）を含む集積回路に関し、特にその
ような集積回路において発生するラッチアップ（１ａｔ
ｃｈ ｕｐ ） 現象に関するものである。
ＦＥ’ｒと略記する）を含む集積回路に関し、特にその
ような集積回路において発生するラッチアップ（１ａｔ
ｃｈ ｕｐ ） 現象に関するものである。
爾２図はＣＭｔ）Ｓ ＦＷＴ ’を含む従来の半導体
集積回路の内部配線を示す配線図でめりて、図において
（１）は集積回路外部からの４源供給を受ける定めの電
源パッド（ｐａｄ）でめ５、（２１は集積回路内部で使
用される金属配線による電源配線であり、（３）は半害
体果槙回路内部で使用される接地配線であり、（４）は
接地配線（３）と外部回路を低気的に接続するための接
地パッドであり、（５）は半導体集積回路と外部回路と
の間で１ｇ号ｒ入出力するための信号パッドでのる。
集積回路の内部配線を示す配線図でめりて、図において
（１）は集積回路外部からの４源供給を受ける定めの電
源パッド（ｐａｄ）でめ５、（２１は集積回路内部で使
用される金属配線による電源配線であり、（３）は半害
体果槙回路内部で使用される接地配線であり、（４）は
接地配線（３）と外部回路を低気的に接続するための接
地パッドであり、（５）は半導体集積回路と外部回路と
の間で１ｇ号ｒ入出力するための信号パッドでのる。
第２図に示すような半導体集積回路で（は、信号パッド
（５）又は電源パッド（１）からパルス性雑音又はナー
ジ性雑音が入ってきた場合、ＣＭＯＳＦＥＴがこの雑音
によりて動作し、動作した結果、その動作後の状態を保
持するよう制御する信号が生成されてその状態が保持さ
れるという、いわゆるラッチアップ現象が発生しがちで
ある。−反発生したラッチアップ現象は外部からの４諒
供給が断たれない限り保持され、終にはＣＭＯＳＦｇｒ
を物理的に破壊する場合がある。
（５）又は電源パッド（１）からパルス性雑音又はナー
ジ性雑音が入ってきた場合、ＣＭＯＳＦＥＴがこの雑音
によりて動作し、動作した結果、その動作後の状態を保
持するよう制御する信号が生成されてその状態が保持さ
れるという、いわゆるラッチアップ現象が発生しがちで
ある。−反発生したラッチアップ現象は外部からの４諒
供給が断たれない限り保持され、終にはＣＭＯＳＦｇｒ
を物理的に破壊する場合がある。
従来の０ＭＯＳＦＥＴ ′ｔ″言む半導体集積回路にお
いては、上述のようなラッチアップ現象が発生し易いと
いう点に問題点がめった。また、ラッチアップ現象が一
次ん発生すると半導体集積回路の破壊に至る場合がある
点にも問題があった。
いては、上述のようなラッチアップ現象が発生し易いと
いう点に問題点がめった。また、ラッチアップ現象が一
次ん発生すると半導体集積回路の破壊に至る場合がある
点にも問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、ラッチアップ現象が発生しにくいようにし、
かつ、−たん発生したラッチアップ現象を容易に解消す
ることがでさる半得体果横回帖を供給することを目的と
している。
たもので、ラッチアップ現象が発生しにくいようにし、
かつ、−たん発生したラッチアップ現象を容易に解消す
ることがでさる半得体果横回帖を供給することを目的と
している。
この発明に係る半導体集積回路では、・区諒パッドと（
源配線との間に・に界効果トランジスタ（以下ＦＥ’ｒ
と略記する）を仲人し、ラッチアップが発生し友ときこ
のＦ’ｌ！？ｒｔ−オフ状態に制御して（源配線への電
源供給をしゃ断し、ラッチアップ現象を解消するように
した。
源配線との間に・に界効果トランジスタ（以下ＦＥ’ｒ
と略記する）を仲人し、ラッチアップが発生し友ときこ
のＦ’ｌ！？ｒｔ−オフ状態に制御して（源配線への電
源供給をしゃ断し、ラッチアップ現象を解消するように
した。
ｔＩｆ源パッドと電源配線との間に接続されるＦＥＴは
ｉ源パッドからｔｌＬｌ起源への１流に対する抵抗’に
＋＃Ｆち、かつ電源配線と鏝地との間には静４容量が存
在するので、上記抵抗とｌａ電容量とにより時定数金形
成し、外部から４源配線に入ってくるパルス性雑音をフ
ィルタ作用により減衰してラッチアップ現象の発生の機
会を減少する。また、ラッチアップ現象が発生したとき
は（源パッドと４源配線の間のＦＥ’ｒがカットオフさ
れ、１源配線の４圧がなくなって、ラッチアップ現象は
自動的に解消式れる。
ｉ源パッドからｔｌＬｌ起源への１流に対する抵抗’に
＋＃Ｆち、かつ電源配線と鏝地との間には静４容量が存
在するので、上記抵抗とｌａ電容量とにより時定数金形
成し、外部から４源配線に入ってくるパルス性雑音をフ
ィルタ作用により減衰してラッチアップ現象の発生の機
会を減少する。また、ラッチアップ現象が発生したとき
は（源パッドと４源配線の間のＦＥ’ｒがカットオフさ
れ、１源配線の４圧がなくなって、ラッチアップ現象は
自動的に解消式れる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示す配線図で、第２図と
同一符号は同−又は相当部分を示し、（６）はｐチャネ
ル・ｖＫ）Ｓ Ｆ’ＥＴ ｓ １７）は抵抗、（８）ハ
ルチャネルＩＶＩＯ８Ｆｇｒ、 ＋９１はｎ ％ ’ｒ
ネルＭＯＳＦＥ’ｌ’ ％ Ｉａｌ ｄ Ｆ’ｈ’＋’
ｒ ＋８１゜（９）のゲートを並列に接続した接続点で
ある。
同一符号は同−又は相当部分を示し、（６）はｐチャネ
ル・ｖＫ）Ｓ Ｆ’ＥＴ ｓ １７）は抵抗、（８）ハ
ルチャネルＩＶＩＯ８Ｆｇｒ、 ＋９１はｎ ％ ’ｒ
ネルＭＯＳＦＥ’ｌ’ ％ Ｉａｌ ｄ Ｆ’ｈ’＋’
ｒ ＋８１゜（９）のゲートを並列に接続した接続点で
ある。
通常の状態ではｎチャネルＭＯＳＦＥＴ ＋９１はオフ
状態ｐチャネル１ＶＩＯ８Ｆ’に！、Ｔ ＋ｓｌはオフ
状、懐にあり、したがってｐチャネルＭＯＳＦｇｒｔ６
１はオン状態にあって、外部からの（源、４圧は４源パ
ツドｆ１）、ｐチャネル１Ｖ１０Ｓ ＦＫＴ ｔ６１合
経てＥ区源配線に）に与えらルる。この場合、ｐチャネ
ル１ＶＩＯ８ＦＥＴ ＋６１の抵抗とｔｍ配線＋２１の
静Ｆｌ！谷量により、４源パツド（１１を経て人力され
る雑音に灯しフィルタ回路を千４成して、この雑音を減
衰し、ラッチアップ現象が発生すると第１図ｆａｔ点の
或位が低下し、ｐチャネルＭＯＳＦＥＴ Ｉ８）がオン
状態、ｎチャネルＭＯＳＦｋ：’ｆ’ ＋９１がオフ状
態になり、したがってｐチャネル＋ＶＤＳ ＦＥ’ｒ
１６１がオフ状態となって１源配−（２）の（圧がなく
なり、ラッチアップ現象が解消される。ラッチアップ現
象が解消されるとＩａｌ点の４圧は高くなり、ｐチャネ
ル・ＶＩＯ８ＦｇＴ（６）がオン状態となって通常の状
態に自動復帰する。
状態ｐチャネル１ＶＩＯ８Ｆ’に！、Ｔ ＋ｓｌはオフ
状、懐にあり、したがってｐチャネルＭＯＳＦｇｒｔ６
１はオン状態にあって、外部からの（源、４圧は４源パ
ツドｆ１）、ｐチャネル１Ｖ１０Ｓ ＦＫＴ ｔ６１合
経てＥ区源配線に）に与えらルる。この場合、ｐチャネ
ル１ＶＩＯ８ＦＥＴ ＋６１の抵抗とｔｍ配線＋２１の
静Ｆｌ！谷量により、４源パツド（１１を経て人力され
る雑音に灯しフィルタ回路を千４成して、この雑音を減
衰し、ラッチアップ現象が発生すると第１図ｆａｔ点の
或位が低下し、ｐチャネルＭＯＳＦＥＴ Ｉ８）がオン
状態、ｎチャネルＭＯＳＦｋ：’ｆ’ ＋９１がオフ状
態になり、したがってｐチャネル＋ＶＤＳ ＦＥ’ｒ
１６１がオフ状態となって１源配−（２）の（圧がなく
なり、ラッチアップ現象が解消される。ラッチアップ現
象が解消されるとＩａｌ点の４圧は高くなり、ｐチャネ
ル・ＶＩＯ８ＦｇＴ（６）がオン状態となって通常の状
態に自動復帰する。
なお、第１図のｎチャネル、ＶＩＯ８ＦＥＴ ＋９１の
かわりに抵抗？１昶吠してもｌｏ１様な効果を得ること
ができる。
かわりに抵抗？１昶吠してもｌｏ１様な効果を得ること
ができる。
以上のようにこの発明によれば、ラッチアップ現象の発
生を抑止し、また、ラッチアップ現象を解消できるよう
にしたので、システムの雑音に対する信頼性が向上し、
かつ、ラッチアップ現象による半導体集積回路の物理的
破壊を防止することができる。
生を抑止し、また、ラッチアップ現象を解消できるよう
にしたので、システムの雑音に対する信頼性が向上し、
かつ、ラッチアップ現象による半導体集積回路の物理的
破壊を防止することができる。
第１図はこの発明の一実施例と示す配線図、第２図は０
ＭＯＳＦＥＴ金含む従来の半導体集積回路の内部配線を
示す配線を示す配線図。 （１）はシ源パッド、（２）は４源配線、（３）は接地
配線、１４）は瑚地バッド、（５）は信号パッド、（６
）はｐチャネ／Ｌｔ ＩＶＩＯ８ＦＥＴ’ 、 （７１
は抵抗、（８）はｐチャネルＭＤＳＦＥＴ１（９）はｎ
チャネルＩｖｉｏｓ ＦｔＴ 。 尚、各図中同一符号は同−又は相当部分を示す。
ＭＯＳＦＥＴ金含む従来の半導体集積回路の内部配線を
示す配線を示す配線図。 （１）はシ源パッド、（２）は４源配線、（３）は接地
配線、１４）は瑚地バッド、（５）は信号パッド、（６
）はｐチャネ／Ｌｔ ＩＶＩＯ８ＦＥＴ’ 、 （７１
は抵抗、（８）はｐチャネルＭＤＳＦＥＴ１（９）はｎ
チャネルＩｖｉｏｓ ＦｔＴ 。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）ＣＭＯＳトランジスタを含む半導体集積回路にお
いて、外部からの、電源線が接続される電源パッド、外
部からの接地線が接続される接地パッド、半導体集積回
路内部の接地端子を互に並列に接続して上記接地パッド
へ接続する接地配線、半導体集積回路内部の電源端子を
互に並列に接続する電源配線、この電源配線と上記電源
パッドとの間に接続される電界効果トランジスタ、上記
半導体集積回路内に発生するラッチアップ現象を検出し
、このラッチアップ現象が発生したときに上記電界効果
トランジスタをカットオフする制御手段を備えたことを
特徴とする半導体集積回路。 - （２）電源パッドと電源配線との間に接続される電界効
果トランジスタをカットオフ制御する制御手段は、上記
電源パッドと上記電界効果トランジスタのゲートとの間
に接続されるｐチャネルＭＯＳトランジスタ、上記、電
界効果トランジスタのゲートと接地点間に接続されるｎ
チャネルＭＯＳトランジスタ、上記ｐチャネル及びｎチ
ャネルＭＯＳトランジスタのゲートを並列にして上記、
電源配線に接続する手段、上記ｐチャネルＭＯＳトラン
ジスタのゲートと上記電源パッドとの間に接続される抵
抗を備えたことを特徴とする特許請求の範囲第１項記載
の半導体集積回路。 - （３）電源パッドと電源配線との間に接続される電界効
果トランジスタをカットオフ制御する制御手段は、上記
電源パッドと上記電界効果トランジスタのゲートとの間
に接続されるｐチャネルＭＯＳトランジスタ、上記電界
効果トランジスタのゲートと接地点間に接続される抵抗
、上記ｐチャネルＭＯＳトランジスタのゲートと上記電
源配線とを接続する手段、上記電源パッドと上記ｐチャ
ネルＭＯＳトランジスタのゲートとの間に接続される抵
抗を備えたことを特徴とする特許請求範囲第１項記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244549A JPS62102556A (ja) | 1985-10-29 | 1985-10-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244549A JPS62102556A (ja) | 1985-10-29 | 1985-10-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62102556A true JPS62102556A (ja) | 1987-05-13 |
Family
ID=17120352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60244549A Pending JPS62102556A (ja) | 1985-10-29 | 1985-10-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62102556A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413733U (ja) * | 1987-07-16 | 1989-01-24 | ||
| JPH03245565A (ja) * | 1990-02-23 | 1991-11-01 | Nippon Motoroola Kk | インテリジェントパワー半導体装置の製造方法 |
| JPH0685179A (ja) * | 1991-10-23 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | ラッチアップ保護回路、調整／保護組み合わせ回路及びオンチップラッチアップ保護回路 |
-
1985
- 1985-10-29 JP JP60244549A patent/JPS62102556A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413733U (ja) * | 1987-07-16 | 1989-01-24 | ||
| JPH03245565A (ja) * | 1990-02-23 | 1991-11-01 | Nippon Motoroola Kk | インテリジェントパワー半導体装置の製造方法 |
| JPH0685179A (ja) * | 1991-10-23 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | ラッチアップ保護回路、調整／保護組み合わせ回路及びオンチップラッチアップ保護回路 |
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