JPH0541480A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0541480A JPH0541480A JP19636491A JP19636491A JPH0541480A JP H0541480 A JPH0541480 A JP H0541480A JP 19636491 A JP19636491 A JP 19636491A JP 19636491 A JP19636491 A JP 19636491A JP H0541480 A JPH0541480 A JP H0541480A
- Authority
- JP
- Japan
- Prior art keywords
- potential difference
- transistor
- power supply
- line
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000006378 damage Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＬＳＩの使用時に誤まって電源，ＧＮＤ端子
に、高い電位差が発生した時、内部のＭＯＳトランジス
タのゲート破壊の起こることを防止する。 【構成】チップの電源ライン１は、信号線６を介して、
ＮＰＮ型トランジスタ３のコレクタ端子に接続されてい
る。チップのＧＮＤライン２は信号線７を介してトラン
ジスタのエミッタ端子に接続される。また、そのトラン
ジスタのベースは電位差設定回路５に接続されている。
ここで、電源，ＧＮＤライン１，２間に電位差設定回路
５で設定された以上の電位差が発生した場合、ＮＰＮ型
トランジスタ３のベース端子に電位が印加され、電源ラ
イン１，ＧＮＤライン２間に電流が発生し、電源ライン
１の電圧降下が起こる。
に、高い電位差が発生した時、内部のＭＯＳトランジス
タのゲート破壊の起こることを防止する。 【構成】チップの電源ライン１は、信号線６を介して、
ＮＰＮ型トランジスタ３のコレクタ端子に接続されてい
る。チップのＧＮＤライン２は信号線７を介してトラン
ジスタのエミッタ端子に接続される。また、そのトラン
ジスタのベースは電位差設定回路５に接続されている。
ここで、電源，ＧＮＤライン１，２間に電位差設定回路
５で設定された以上の電位差が発生した場合、ＮＰＮ型
トランジスタ３のベース端子に電位が印加され、電源ラ
イン１，ＧＮＤライン２間に電流が発生し、電源ライン
１の電圧降下が起こる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＭＯＳトランジスタを含む半導体集積回路装置
に関する。
し、特にＭＯＳトランジスタを含む半導体集積回路装置
に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタで構成された
半導体集積回路装置では、その電源，ＧＮＤ端子に供給
された電圧差が、そのまま半導体チップ上のＭＯＳトラ
ンジスタのゲート間に供給された。
半導体集積回路装置では、その電源，ＧＮＤ端子に供給
された電圧差が、そのまま半導体チップ上のＭＯＳトラ
ンジスタのゲート間に供給された。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体集積回路装置は、電源，ＧＮＤ端子間に供給された電
位差が、そのままチップ上のＭＯＳトランジスタのゲー
ト間に供給されているため、使用上誤って絶対定格以上
の電位を電源端子に供給された場合には、内部トランジ
スタのゲート破壊が発生していた。
体集積回路装置は、電源，ＧＮＤ端子間に供給された電
位差が、そのままチップ上のＭＯＳトランジスタのゲー
ト間に供給されているため、使用上誤って絶対定格以上
の電位を電源端子に供給された場合には、内部トランジ
スタのゲート破壊が発生していた。
【０００４】近年、ＬＳＩの大規模化に伴い、ＭＯＳト
ランジスタのゲート幅が狭くなってきており、このケー
スによるトラブルが多発することが予想される。
ランジスタのゲート幅が狭くなってきており、このケー
スによるトラブルが多発することが予想される。
【０００５】本発明の目的は、電源電圧によるゲート破
壊が発生しないようにした半導体集積回路装置を提供す
ることにある。
壊が発生しないようにした半導体集積回路装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の構成は、半導体
チップ上に、電源ライン，ＧＮＤラインが配線され、Ｍ
ＯＳトランジスタで構成された半導体集積回路装置にお
いて、前記電源ライン，ＧＮＤライン間に規定電位差以
上の電位差が発生した場合に電源の電圧を低下させると
共に前記規定電位差に近づける手段を設けたことを特徴
とする。
チップ上に、電源ライン，ＧＮＤラインが配線され、Ｍ
ＯＳトランジスタで構成された半導体集積回路装置にお
いて、前記電源ライン，ＧＮＤライン間に規定電位差以
上の電位差が発生した場合に電源の電圧を低下させると
共に前記規定電位差に近づける手段を設けたことを特徴
とする。
【０００７】
【実施例】図１は本発明の一実施例の半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【０００８】図１において、本実施例では、ＬＳＩチッ
プ上の電源ライン１は信号線６を介してＮＰＮ型トラン
ジスタ３のコレクタ端子に接続される。
プ上の電源ライン１は信号線６を介してＮＰＮ型トラン
ジスタ３のコレクタ端子に接続される。
【０００９】ＧＮＤライン２は、信号線７を介してこの
トランジスタ３のエミッタ端子へ接続されている。ま
た、そのトランジスタ３のベース端子は、ＮチャネルＭ
ＯＳトランジスタ４を５個直列に接続した電位差設定回
路５に接続されている。
トランジスタ３のエミッタ端子へ接続されている。ま
た、そのトランジスタ３のベース端子は、ＮチャネルＭ
ＯＳトランジスタ４を５個直列に接続した電位差設定回
路５に接続されている。
【００１０】本実施例に於いて、チップの電源ライン１
とＧＮＤライン２との間に正常な電位差が供給されてい
る場合、ＮＰＮ型トランジスタ３のベース電位は、電源
ライン１よりＮチャネル型トランジスタの１個につき、
そのしきい値電圧分だけ電圧降下した電位が供給されて
いる。
とＧＮＤライン２との間に正常な電位差が供給されてい
る場合、ＮＰＮ型トランジスタ３のベース電位は、電源
ライン１よりＮチャネル型トランジスタの１個につき、
そのしきい値電圧分だけ電圧降下した電位が供給されて
いる。
【００１１】ここでは、トランジスタ５個分のしきい値
電圧の総和値と推奨動作電圧値が同じであるとすると、
ＮＰＮ型トランジスタ３のベース電位はほぼＧＮＤレベ
ル２と同じであり、トランジスタ３のコレクタ，エミッ
タ間電流は発生せず、電源，ＧＮＤライン１，２の電位
差に影響を与えない。
電圧の総和値と推奨動作電圧値が同じであるとすると、
ＮＰＮ型トランジスタ３のベース電位はほぼＧＮＤレベ
ル２と同じであり、トランジスタ３のコレクタ，エミッ
タ間電流は発生せず、電源，ＧＮＤライン１，２の電位
差に影響を与えない。
【００１２】しかし、電源ライン１，ＧＮＤライン２間
に推奨動作電圧以上の電位差が発生した場合、Ｎチャネ
ルトランジスタ４の５個分のしきい電圧を越えてしまう
為に、ＮＰＮ型トランジスタ３のベース端子にＧＮＤラ
イン２より高い電位が供給され、トランジスタのコレク
タ，エミッタ間に電源が発生し、これによる電源ライン
１の電圧降下が期待できる為、電源，ＧＮＤライン１，
２間の電位差を低減することができる。
に推奨動作電圧以上の電位差が発生した場合、Ｎチャネ
ルトランジスタ４の５個分のしきい電圧を越えてしまう
為に、ＮＰＮ型トランジスタ３のベース端子にＧＮＤラ
イン２より高い電位が供給され、トランジスタのコレク
タ，エミッタ間に電源が発生し、これによる電源ライン
１の電圧降下が期待できる為、電源，ＧＮＤライン１，
２間の電位差を低減することができる。
【００１３】このように、本実施例の半導体集積回路装
置では、チップの電源，ＧＮＤライン間に、規定電位差
以上の電位差が発生した場合、その電位差を低下させる
回路を備えている。
置では、チップの電源，ＧＮＤライン間に、規定電位差
以上の電位差が発生した場合、その電位差を低下させる
回路を備えている。
【００１４】
【発明の効果】以上説明したように、本発明では、チッ
プの電源ラインと、ＧＮＤライン間に規定電位差以上の
電位差が発生した場合、その電位差を低下させる手段を
備えている為に、ＬＳＩの使用時に誤って絶対定格以上
の電位差をチップの電源，ＧＮＤ端子に供給しても、チ
ップ上でその電位差の低下を計ることができ、内部トラ
ンジスタのゲート破壊現象を防止できるという効果があ
る。
プの電源ラインと、ＧＮＤライン間に規定電位差以上の
電位差が発生した場合、その電位差を低下させる手段を
備えている為に、ＬＳＩの使用時に誤って絶対定格以上
の電位差をチップの電源，ＧＮＤ端子に供給しても、チ
ップ上でその電位差の低下を計ることができ、内部トラ
ンジスタのゲート破壊現象を防止できるという効果があ
る。
【図１】本発明の一実施例の半導体集積回路装置を示す
回路図である。
回路図である。
１ 電源ライン ２ ＧＮＤライン ３ ＮＰＮ型トランジスタ ４ Ｎチャネル型ＭＯＳトランジスタ ５ 電位差設定回路 ６，７ 信号線
Claims (1)
- 【請求項１】 半導体チップ上に、電源ライン，ＧＮＤ
ラインが配線され、ＭＯＳトランジスタで構成された半
導体集積回路装置において、前記電源ライン，ＧＮＤラ
イン間に規定電位差以上の電位差が発生した場合に電源
の電圧を低下させると共に前記規定電位差に近づける手
段を設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19636491A JPH0541480A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19636491A JPH0541480A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541480A true JPH0541480A (ja) | 1993-02-19 |
Family
ID=16356625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19636491A Pending JPH0541480A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114360456A (zh) * | 2022-01-20 | 2022-04-15 | 集璞(上海)科技有限公司 | 驱动电路、发光二极管驱动芯片、显示面板及电子设备 |
-
1991
- 1991-08-06 JP JP19636491A patent/JPH0541480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114360456A (zh) * | 2022-01-20 | 2022-04-15 | 集璞(上海)科技有限公司 | 驱动电路、发光二极管驱动芯片、显示面板及电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07321628A (ja) | ヒステリシストリガ回路を用いる静電放電保護 | |
| JPH09134997A (ja) | 半導体素子における静電放電保護装置 | |
| US7742265B2 (en) | High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection | |
| US4851721A (en) | Semiconductor integrated circuit | |
| JP3164065B2 (ja) | 半導体装置 | |
| JP3061260B2 (ja) | 静電気保護回路 | |
| KR19990029708A (ko) | 정전 방전에 대한 보호 회로를 가진 반도체 집적 회로 | |
| JPH05102402A (ja) | 半導体装置 | |
| CN100538911C (zh) | 半导体存储器件 | |
| US6101077A (en) | Electrostatic protection circuit of a semiconductor device | |
| JPH0216062B2 (ja) | ||
| JPS6167952A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH0541480A (ja) | 半導体集積回路装置 | |
| JPH0379120A (ja) | 入力保護回路 | |
| JP2598147B2 (ja) | 半導体集積回路 | |
| US10784252B2 (en) | Electrostatic discharge protection circuit | |
| JPS61263255A (ja) | 半導体装置のサ−ジ保護回路 | |
| JP4110701B2 (ja) | 過電圧保護回路 | |
| JPH0563540A (ja) | 入力回路 | |
| JPH06245366A (ja) | 過電圧保護回路 | |
| US20050057872A1 (en) | Integrated circuit voltage excursion protection | |
| JPH0532908B2 (ja) | ||
| JP2871329B2 (ja) | 半導体集積回路 | |
| JPH08331749A (ja) | サージ保護回路 | |
| JPH0494167A (ja) | 半導体装置 |