JPS621032A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の命令を並列処理する情報処理装置に関
し、特に、パイプラインモードで複数の命令を並列処理
するのに好適な情報処理装置に関する。

〔従来技術〕

複数の命令を並列（本明細書において「並列」は部分的
オーバラップを含む）に処理する方式（例えば、いわゆ
るパイプライン処理方式）によす処理の高速化を図る情
報処理装置において、メインストレージのあるアドレス
からオペランド（ストレージオペランド）を読出す命令
に先行して、当該アドレスへ（オペランド）の書込みを
行なう命令が存在する場合には、後続する続出命令のス
トレージオペランドが先行する書込み命令のストレージ
オペランドと一致する、いわゆるオペランドストアコン
フリクトの状態となり、この先行する書込命令の実行が
完了した後でなければ、後行する読出命令を実行するこ
とができず、そのために処理の進行に渋滞が生じ、並列
処理による高速化の実をあげることができない。この問
題への従来の対策の一つに、先行する書込命令の実行の
途中でそのオペランドを読出命令のオペランドとして取
出すものがあり、例えば、本出願人による特願昭５８−
１２３２４６号は、演算ユニットの出力を一時的に保持
するワークレジスタから、読出命令のオペランドを取出
すものである。

上記特許出願において用いられている先行する書き込み
命令の例は、１０進演算命令のごとく、メインストレー
ジからオペランドをよみ出してそれに演算を施し、その
結果をメインストレージに書き込む命令である。

〔発明が解決しようとする問題点〕

上記技術では、ワークレジスタおよびそれを用いるため
の制御回路が複雑となる。さらに前記技術では、上記ワ
ークレジスタを利用できるのは、後続の書込命令のすぐ
次に上記読出し命令が実行される場合に限られる。した
がって先行する書込み命令と後続の読出し命令の間に他
の命令が実行される場合にも、並列処理の高速化を図る
ことが望まれる。

メインストレージにオペランドを書き込む命令には上記
１ｏ進命令の他に、汎用レジスタにあるオペランド（レ
ジスタオペランド）を演算しないでメインストレージに
書き込むストア命令がある。

本発明はレジスタオペランドをメインストレージに書込
む先行するストア命令が実行中の場合、そのメインスト
レージの同じアドレスからオペランドを読み出す後続の
命令をストア命令によるオペランド書き込み完了前に実
行できる簡単な情報処理装置を提供することを目的とす
る。

上記先行命令と後続命令の間に他の命令がある場合も並
行して実行するのに好適な情報処理装置を提供すること
にある。

〔問題点を解決するための手段〕

このため、本発明では、メインストレージあるいはバッ
ファストレージ等のストレージ手段のあるアドレスから
オペランドを読み出すことを要求する第１の命令が解読
されたときに、実行中の命令の中に、汎用レジスタ内の
オペランドを演算を施さないで、そのアドレスに書き込
む第２の命令があるかを検出する手段と、第２の命令が
検出された場合、該第２の命令によるオペランドの書き
込み完了前に該第２の命令がオペランド読み出しに指定
する汎用レジスタからオペランドを読み出す手段とを設
けた。

さらに本発明の実施例では第１と第２の命令の間に、該
第２の命令で指定された汎用レジスタにオペランドを書
き込む第３の命令があるが否がを検出して、第３の命令
が検出された場合、上記第２の命令の存在についての検
出結果を無効とする手段を設けた。これにより、第１と
第２の命令の間に他の命令があっても、該第１の命令の
ための上記レジスタオペランドの読み出しを、第２の命
令によるオペランドの書き込み完了前に実行可能とした
。

〔作用〕

上記検出手段により上記第１の命令が検出された場合、
上記オペランド読み出し手段により、第２の命令がオペ
ランド読み出しに用いる汎用レジスタからオペランド読
み出しが行なわれ、その読み出しにオペランドを上記第
１の命令のオペランドとして利用できる。したがって、
従来技術のようなワークレジスタを使用する必要がなく
、装置が簡単である。さらに、本発明の実施例のごとく
第１と第２の命令の間に上記汎用レジスタを書きかえる
第３の命令が存在するかを検出して第２の命令の存在に
ついての検出結果を無効とする手段を用いることにより
、上記第１．第２の命令が離れでいても上記第３の命令
が存在しないがぎり、上記読み出し手段を利用して上記
第１の命令の処理を早められる。

〔実施例〕

以下１本発明をパイプライン処理方式の装置に適用した
場合について説明する。装置の基本的アーキテクチャは
１日立環作所製のＭシリーズ機のそれを、例示のために
用いる。

第１図は、本発明による処理装置の一実施例の全体構成
を表す概略のブロックダイヤグラムである。命令レジス
タｌは、実行すべき命令と保持する。命令デコーダ２は
、命令レジスタ１に保持されている命令を解読して、装
置内各部へ制御信号１００を送出する。汎用レジスタ群
５は、一群のレジスタから成り、主に、頻繁に用いられ
るデータを保持するために用いら九る。バッファストレ
ージ７は、メインストレージ１２の一部の写しを保持す
る高速の記憶装置である。アドレス加算器３は、メイン
ストレージ１２から読出すオペランド及びメインストレ
ージ１２へ格納する演算結果のストレージアドレスを計
算する。アドレスと変換回路６は、アドレス加算器３で
得られた論理アドレスと対応する物理アドレスに変換し
てバッファストレージ７をアクセスする。演算ユニット
４は、命令で指定された演算を、汎用レジスタ５または
バッファストレージ７から読出されたオペランドに対し
て施こし、演算結果を汎用レジスタ５及びバッファスト
レージ７に格納する。ステージ制御回路１１は、命令を
複数のステージに分けてパイプライン的に実行されるよ
うに制御するための回路で、いろいろなレジスタのセッ
ト信号の出力タイミングを制御する。

ＳＯＷ制御回路８と○ＳＣ検出回路９、オペランドセレ
クタＩＯは本発明の特徴的回路であるが、これらについ
ては後述する。メインストレージ１２は大容量の記憶装
置であり、処理すべきすべてのデータが置かれる。しか
し、実際の命令処理時には、必要なデータは、バッファ
ストレージ７に転送されており、大部分のストレージア
クセスは、バッファストレージ７に対して行われる。し
たがって、以下では、メインストレージ１２とバッファ
ストレージ７との違いについて特に配慮しないこととす
る。

本実施例で用いる命令の型区分について説明する。

Ｗ現命令：演算結果をメインストレージ１２に書き込む
ことを要求する命令。

Ｓ型命令：オペランドを汎用レジスタ群５からよみ出し
、演算しないでそのままメインストレージ１２に書き込
むことを要求する命令。前述したストア命令のことであ
る。

Ｆ現命令：オペランドをメインストレージ１２から読み
出すことを要求する命令。

Ｃ型命令：演算結果を汎用レジスタ群５に書き込むこと
を要求する命令。

Ｓ型命令はＷ型でもある。

メインストレージ１２からオペランドを読み出し、その
オペランドとそのまま、あるいはそれに演算を施こして
、メインストレージ１２に書き込む命令は、Ｆ現命令で
あって、かつ、Ｗ現命令である。このような命令は第１
図に示した命令フォーマット（ＲＸ型とよばれる）と別
の、ＳＳ型というフォーマットを有する。また、メイン
ストレージ１２からオペランドを読み出し、そのオペラ
ンドをそのまま、あるいは、それに演算を施して汎用レ
ジスタに書き込む命令は、Ｆ現命令であって、かつ、Ｃ
型命令である。汎用レジスタからオペランドを読み出し
、それに演算を施し、結果を汎用レジスタに書き込む命
令は、Ｃ型命令であるが、Ｆ現命令ではない。このよう
な命令は第１図に示した命令フォーマットと異なる。Ｒ
Ｒ型というフォーマットを有している。

本実施例における装置は上述したＲＸ型、ＳＳ型、ＲＲ
型の命令のいずれも実行可能であるが、以下では簡単化
のためにＲＸ型命令に関してのみその動作を説明する。

Ｆ型又はＳ型の命令の例は第１図の命令レジスタ１に示
されている。ＯＰ部ＩＡは演算の種類を指定し、Ｒ１，
Ｘ２．Ｂ２の各部ＩＢ〜ＩＤはそれぞれ汎用レジスタ群
５内の一つの汎用レジスタを指定し、Ｄ２部ＩＥはスト
レージアドレス決定のためのディスプレイメントを指定
する。Ｄ２部ＩＥの内容は、アドレスか加算器３を用い
て、Ｘ２部及び８２部の指定する汎用レジスタの内容（
以下（Ｘ　２）、　（Ｂ　２）と表わす）と加算さ九で
論理アドレスＡＤＲとなる。この型の命令フォーマット
を存する命令は、通常、Ｒ１部ＩＢが指定する汎用レジ
スタの内容（Ｒ１）を第１オペランドとし、論理アドレ
スＡＤＲで指定されメインストレージ７の内容を第２の
オペランドとし、これら二つのオペランドにＯＰ部ＩＡ
が指定する演算を行ない、その結果をＲ１部ＩＢが指定
する汎用レジスタに格納することを指示する。したがっ
て、この場合は、Ｆ型でかつＣ型である。ロード命令の
場合は、論理アドレスＡＤＲが指定するメインストレー
ジ１２の内容がＲ１部ＩＢが指定する汎用レジスタにそ
のまま書き込まれる。したがってこの場合もＦ型でかつ
Ｃ型である。しかし、ストア命令の場合は、Ｒ１部ＩＢ
が指定する汎用レジスタの内容（Ｂ１）がそのまま論理
アドレスＡＤＲが指定するメインストレージ１２内位置
に書込まれる。したがってこの場合はＳ型である。

第２図は、パイプライン処理方式における命令処理の標
準的な流れを示す。命令処理は複数の処理ステージに分
割して実行され、そして、各処理ステージが相次ぐ複数
の命令に連続的に適用され、かくて全処理ステージが並
列に動作することにより、総合的な処理時間が短縮され
る。各処理ステージの処理時間をサイクルと呼び、これ
が処理時間の単位となる。１個の命令に着目すれば、処
理は、サイクルごとに、Ｄ、Ａ、Ｌ、Ｅ、Ｐの各ステー
ジを経て進行する。Ｗ型（Ｓ型を含む）の命令の場合に
は、Ｐステージの後に更にＳステージが追加される。Ｄ
ステージでは命令デコーダ２による命令デコーダとアド
レス加算器３によるアドレス計算が行なわれ、Ａステー
ジではアドレス変換回路６によるアドレス変換が行なわ
れる。Ｌステージではバッファストレージ７又は汎用レ
ジスタ５からのオペランド読出しが行なわれ、Ｅステー
ジでは演算の実行が行なわれ、そしてＰステージではＣ
型命令の場合に演算結果の汎用レジスタへの格納が行な
われる。Ｗ型の命令の場合には、Ｐ及びＳステージでバ
ッファストレージ７への書込みが行なわれる。

第３図は、本発明の効果が発揮される命令列の一例を示
す。第１の命令ＳＴはストア命令の例で、汎用レジスタ
群５の２番（以下ＧＲ２と略記）の内容をバッファスト
レージ７のＱ番地（但しＱはＳＴ全命令ついての（Ｘ２
）＋　（Ｂ２）＋Ｄ２の値である）に書込む。第２の命
令Ａは加算命令の例でＧＲＩの内容とバッファストレー
ジ７のＰ番地（但し、ＰはＡ命令についての（Ｘ２）＋
　（Ｂ２）＋Ｄ２の値である）の内容を加算して、その
結果をＧＲ２に格納する。第３の命令りはロード命令の
例で、バッファストレージ７の同じＱ番地の内容を読出
して、ＧＲ３に格納する。

第４図は、第１図の装置が第３図の命令列を実行すると
きの概略のタイムチャートである。時間軸はサイクルを
単位として目盛られており、各サイクルは初期（図の左
端）から順にＣ１，Ｃ２゜Ｃ３，・・・と名付けられて
いる。

Ｃ１でＳＴ全命令Ｄステージが実行される。

Ｃ２に入ると、ＳＴ全命令Ａステージに進み、次のＡ命
令のＤステージが開始される。Ｃ３になると、ＳＴ全命
令Ａ命令はそれぞれＬステージとＡステージに進み、Ｌ
命令のＤステージが開始され、以下同様にして、３個の
命令の並列処理が進行する。

Ｌ命令がバクファストレージ７から読出すべきオペラン
ドは、ＳＴ全命令バッファストレージ７に書込むので、
それがバッファストレージ７中で確定するのはＣ６であ
る。したがって、従来技術に従がいし命令のオペランド
をバッファストレージ７から読出すこととすると、それ
ができるのは、Ｃ７以降である。従来技術ではこのよう
に、バッファストレージ７中でオペランドが確定しない
ために待機状態が生じる。これを、オペランドストアコ
ンフリク１へ（以下○ＳＣと略記）という。しかるに、
本発明によれば、ＳＯＷ制御回路８゜Ｏ８Ｃ検出回路９
．オペランドセレクタ１ｏが機能することによってＳＴ
全命令よるバッファストレージ７へのオペランドの書込
みを待つことなく、ＳＴ全命令指定する汎用レジスタＧ
Ｒ２の内容をよみ出す。したがってＬ命令のＥステージ
をＣ６から開始することができる。

この場合、Ａ命令は汎用レジスタＧＲ２の内容をかきか
えないので、ＳＴ全命令バッファメモリＴに書き込んだ
オペランドと同じオペランドを汎用レジスタＧＲ２から
読み出すことができる。もし、Ａ命令が汎用レジスタＧ
Ｒ２をかきかえる命令の場合、第４図の点線に示すよう
に、Ｌ命令のしステージは、従来と同様、ＳＴ全命令よ
るバッファストレージ７へのオペランド書き込みが終了
した後のＣ７から開始され、このときはバッファストレ
ージ７からオペランドが読み出される。第１図のオペラ
ンドセレクタ１０はこのように汎読レジスタ群５又はバ
ッファストレージ１２から読み出されたオペランドを切
り換えて演算二二ソ１へ４に供給するもので、ＳｏＷ制
御回路はＡ、Ｌ命令のごとく、Ｆ型命令解読されたとき
に、それよリ前に、同じストレージアドレスにオペラン
ドをｆｆ＜ＳＴ全命令ないか否かを検出してこのセレク
タ１０の動作を制御するものである。第１図の○ＳＣ検
出回路は、オペランドストアコンフリクトを検出回路で
、これについては後に詳細に説明する。

なお、第４図において、ＳＴ全命令次にＬ命令が屏読さ
れた場合は、Ｌ命令のＥステージはＣ５サイクルからな
される。このため従来より３サイクル早くＬ命令を完了
できる。

第５Ａ図と５Ｂ図は組合さって、第１図の処理装置を詳
しく示したブロックダイヤグラムである。

実行すべき命令は、周知の機４ｉＷ（図示省略）により
命令レジスタ１に送られて保持される。

命令デコーダ２は、命令レジスタ１に保持された命令を
解読して、各種の制御信号１００を生成し、装置の各部
に送出する。これらの信号中、本実施例の説明に関係が
あるのは、次のものである。

○ＰＣ＝命令のＯＰ部ＩＡに対応する制御信号であり、
演算ユニット４で行なうべき演算の種類を指定する。

ＷＲＰ：命令がＷ現命令であることを示す。

ＳＴＰ　：命令がＳ型命令であることを示す。

ＦＴＰ　：命令がＦ現命令であることを示す。

ＣＨＰ　：命令がＣ型命令であることを示す。

ＯＰＬ：オペランドの長さを示す。これは命令のＯＰ部
ＩＡにより決定される。

ＲＣＮ　：演算結果を格納すべき汎用レジスタ５の番号
を指定する。

ＲＩＮ：第１オペランドとして読出すべき汎用レジスタ
５の番号を指定する。

汎用レジスタ５は、一群のレジスタからなり、Ｂ２．Ｘ
２で示されるレジスタの内容を（Ｂ２）。

（Ｘ２）として、それぞれアドレス加算器３に送出する
。

アドレス加算器３は、汎用レジスタ５から送られてくる
ベースレジスタ、インデクスレジスタの内容（Ｂ　２）
、　　（Ｘ　２）と、ディスブレースメントＤ２とを加
算し、オペランドアドレスＡＤＲを生成する。ＡＤＲは
、Ｓ型命令において、演算結果を書込むべきストレージ
アドレスを指定し、Ｆ現命令において、第２オペランド
を読出すべきストレージアドレスを指定する。

ＳＯＷ制御回路８は、先行するＳ型命令（例えば、第３
図のＳＴ全命令が書込みを行うストレージ領域に、後行
するＦ現命令が読出しを行うストレージ領域がすべて含
まれるか否かを、ベースレジスタ番号、インデクスレジ
スタ番号、ディスブレースメン１へ、オペランド長など
、命令で指定されるアドレス情報を用いることによって
、Ｄステージという早期に検出する。また、その時、Ｓ
型命令がオペランドを読出すべき汎用レジスタ５の内容
が当該Ｓ型命令以後の命令（例えば第３図のＡ命令）に
よって変更されていないかどうかを調べ、変更されてい
なければ、処理中のＦ現命令のオペランドを、バッファ
ストレージ７からではなく、当該汎用レジスタ５から直
接読出させる（これを、ストレージ・オペランド・ラッ
プアラウンドと呼ぶ。）ための制御を行う。つまり、ス
トレージオペランドラップアラウンドを行うことを指示
するＳＯＷ番号を生成し、同時に、先行するＳ型命令が
指定する汎用レジスタ番号Ｒ２ＮをＦ現命令が読出すべ
き汎用レジスタ５の番号として出力する。また、後述す
る○ＳＣ検出回路９が検出するオペランドストアコンフ
リクトの抑止信号Ｓ　ＯＷ　ｉ　　（ｉ　＝　１−　ｎ
　）を出力する。ＳＯＷ制御回路８については、その構
成を含め、後に詳しく説明する。

以上で命令のＤステージが終了し、命令のＡステージの
開始時に命令デコーダ２の出力とＳＯＷ制御回路８の出
力はレジスタ２ＬＡにセットされ、アドレス加算器３の
出力ＡＤＲはレジスタ３１Ａにセットされる。これらの
レジスタへのセット番号はステージ制御回路１１により
与えられる。

アドレス変換回路６は、アドレス加算器３で得られた論
理アドレスＡＤＲをレジスタ３１Ａを介して受けとり、
これを物理アドレスＲＡＤに変換する。

○ＳＣ検出回路９は、従来と同様レジスタ３１Ａから入
力されるアドレス加算器３で得られた物環アドレスＡＤ
Ｒを用いて、先行するＷ型（Ｓ型を含む）命令と後行す
るＦ現命令との間に発生するオペランドストアコンフリ
クトを検出する。しかし、ＳＯＷ制御回路８から○ＳＣ
抑止信号５ＯＷｉ（ｉ＝ｌ〜ｎ）が出力されている場合
は、オペランドストアコンフリクトの検出が抑止される
。オペランドストアコンフリクトが検出された先行する
Ｗ現命令のうち、１つでもオペランドストアコンフリク
トが抑止されていない命令があると、ＯＳＣ検出回路９
は、○ＳＣ検出信号ＯＳＣをステージ制御回路１１に送
出する。Ｏ３Ｃ検出回路９については、後に詳述するが
、先行するＷ現命令が書き込みを行うストレージ領域に
後続するＦ現命令が読み出しを行うストレージ領域が重
複する場合を検出し、後行するＦ現命令のためのＬステ
ージを、先行するＳ型命令によるオペランド書き込み終
了後に実行すべきことをステージ制御回路１１に教える
。

第６Ａ〜６Ｄ図は、Ｗ型（Ｓ型を含む）命令とＦ現命令
のストレージ領域の重なりを示している。

第６Ａ−Ｄ図のいずれかの場合に、オペランドストアコ
ンフリクトが発生しており、Ｏ８Ｃ検出回路９において
、オペランドストアコンフリクトが検出される。ＳＯＷ
制御回路８は、第６Ａ図の場合にストレジオペランドラ
ップアランドを行うことを指示し、Ｏ８Ｃ検出回路９で
検出されたオペランドストアコンフリクトは抑止される
。このことは、後に、○ＳＣ検出回路９を説、明すると
き、更に詳しく述べる。

以上のようにして、命令のＡステージが終了する。○Ｓ
Ｃ検出回路９により信号Ｏ８Ｃが出力されていないとき
には、ステージ制御回路１１はＡステージの終了時にレ
ジスタ２ＬＬ、６１．Ｌにセット信号を送る。この結果
、レジスタ２ＬＡからの信号○ＰＣ，ＷＲＰ、ＳＴＰ、
ＦＴＰ、ＣＨＰ。

ＯＰＬ、ＲＣＮ、ＲＩＮ、Ｒ２ＮおよびＳＯＷはレジス
タ２１Ｌにセットされ、アドレス変換回路６からの物理
アドレスＲＡＤはレジスタ６１ＬにセラＩ−される。こ
うして、命令のしステージが開始される。

一方、信号Ｏ８Ｃが出力されている間は、これらのレジ
スタへのセット信号は出力されず、Ｌステージは開始さ
れない。

以上から明らかなとおり、第６Ａ図の場合には。

Ｌステージは、Ａステージの終了とともに始まるが、第
６Ｂ〜６Ｄ図の場合には、Ｌステージは。

先行するＷ現命令のオペランド書き込みが終了するまで
開始されない。

Ｌステージにおいては、通常レジスタ２１Ｌにセットさ
れたレジスタ番号ＲＩＮが線２０７Ｌを介して汎用レジ
スタ群５に送られ、第１オペランド○Ｐ１が線５０４Ｌ
を介して読み出され、レジスタ２１Ｅに供給される。一
方、レジスタ６１Ｌ内の物理アドレスＲＡＤはバッファ
ストレージ７に送られ、第２オペランド０２Ｓが読み出
され、オペランドセレクタ１０に送られる。

オペランドセレクタ１０は、通常、バッファストレージ
７からのオペランド０２Ｓを選択する。

選択されたオペランドは、第２オペランドＯＰ２として
、レジスタ２１Ｅに送出される。

Ｆ現命令の場合には、レジスタ２１Ｌから出力される先
行するＳ型命令のレジスタ番号Ｒ２Ｎにより汎用レジス
タ５からオペランド０２Ｒが読み出される。ＳＯＷ制御
回路８から出力されたＳＯＷ信号がレジスタ２ＬＬ内に
あればオペランドセレクタｌＯは、汎用レジスタ５から
のオペランド０２Ｒを選択する。

なお、Ｓ型命令（ストア命令）の場合、オペランドセレ
クタ１０の出力である第２オペランド○Ｐ２は利用され
ない。

ステージ制御回路１１は、レジスタ２１Ｌ。

６１Ｌにセット信号を出力した次のサイクルにレジスタ
２１Ｅにセット信号を供給する。こうして。

レジスタ２１Ｅには、レジスタ２１Ｌから与えられるＯ
ＰＬ、ＷＲＰ、ＳＴＰ、ＦＴＰ、ＣＨＰ。

○ＰＬ、ＲＣＮと汎用レジスタ５から読み出された第１
オペランドｏＰｌと、オペランドセレクタ１０から入力
される第２オペランドＯＰ２がセットされ、Ｅステージ
が開始される。

演算ユニット４は、通常は○ＰＣ信号で指示された演算
を、第１オペランド○Ｐ１と第２オペランドＯＰ２に対
して施す。ただし、Ｓ型命令の場合、汎用レジスタ５か
ら読み出された第１オペランドを演算器５はそのまま出
力する。またＦ現命令の一つであるロード命令の場合、
バッファストレージ７から読み出された第２オペランド
を演算器５はそのまま出力する。

こうして、Ｅステージが終了したときに、演算結果Ｒ３
Ｔはレジスタ２１Ｐ、６１Ｐにセットされ、Ｐステージ
が始まる。

Ｃ型命令の場合、レジスタ２ＩＰにセットされた演算結
果Ｒ８Ｔは、汎用レジスタ群５へ書込みレジスタ番号Ｒ
ＣＮとともに送ら九、そこにセラ１−される。一方、Ｗ
現命令の場合、レジスタ６１Ｐにセラ１−された演算結
果Ｒ８Ｔは次のＳステージにおいてレジスタ６１Ｓを介
してバッファストレージ７にセットされる。

以上から明らかなように、あるＦ現命令についてＳＯＷ
制御回路８において第６Ａ図の場合を検出した場合には
、先行するＳ型命令が読み出す汎用レジスタの番号Ｒ２
Ｎに基づき、Ｌステージにおいて必要とするオペランド
汎用レジスタから読み出すことができる。

第７Ａ、７Ｂ図は、組み合わさって第５Ａ図におけるＳ
ｏＷ制御回路８の構成例を示している。

ＳＯＷ制御回路８内には、その時点でデコードされてい
る命令と、その命令よりもｉ命令先行して実行されてい
る命令との間で発生しているオペランドストアコンフリ
クトについて、ストレジオペラントラップアラウンドを
行えるか否かを判定するＳＯＷ判定回路８００−ｉ　　
（ｉ＝１−ｎ）と。

各ＳＯＷ判定回路８００−ｉに対応した命令のデコード
情報を保持する直列接続されたレジスタ８１０−ｉ（ｉ
＝１〜ｎ）とを有している。命令レジスタ１にセットさ
れ、命令デコーダ２によってデコードされた命令のデコ
ード情報は、Ａステージに同期して、レジスタ８１０−
１にセットされる。そして、命令のステージを進むにつ
れて５命令のデコード情報は、順次、レジスタ８】Ｏ−
１→８１０−２→・・・→８１．　Ｏ−ｎにセットされ
る。

したがって、レジスタ８１０−＋　　（ｉ　＝Ｉ　−ｎ
）には、その時点でデコードされている命令よりも。

命令先行している実行中の命令のデコード情報が保持さ
れていることになる。

レジスタ８１０−ｉにセットされる命令のデコード情報
は、第１オペランドのレジスタ番号ＲＩＮ、第２オペラ
ンドのアドレス情報Ｘ２．Ｂ２、Ｂ２．Ｄ２＋Ｌ、そし
て、Ｓ型命令であることを示すＳＴＰ信号である。ここ
で、Ｄ２＋Ｌは、第２オペランドのディスプレースメン
トの末尾を示しており、加算器８２０によって、ディス
プレースメントＤ２とオペランド長○ＰＬを加算して得
る。さらに、レジスタ８１０−ｉには、Ｕビットが付加
されている。Ｕピッ１〜がセットされているレジスタ８
１０−ｉは、その中のレジスタ番号ＲＩＮ、Ｘ２．Ｂ２
を有する汎用レジスタの内容を変更する命令がそのレジ
スタ８１０−ｉに対応する命令より前には存在しないこ
とを示している。

Ｕビットがリセソ１−さ九ているレジスタ８１〇−１に
接続さ扛たＳＯＷ判定回路８００−ｉは、ストレジオペ
ラントラップアラウンドが行えないことを常に指示する
。後に詳細に説明するように、ＳＯＷ制御回路８は、後
続のＦ現命令が指定するレジスタ番号Ｘ２．Ｂ２と、先
行するＳ型命令が指定するレジスタ番号Ｘ２．Ｂ２とを
比較して、第６Ａ図の場合に該当するかを検出している
。このために、先行するＳ型命令と後続するＦ現命令の
間に先行する命令が指定するレジスタ番号Ｘ２゜Ｂ２の
レジスタを書きかえる命令がないことを前提としている
。したがってこのようなＸ２またはＢ２で示される汎用
レジスタの内容が先行するＳ型命令と後続のＦ現命令の
間の命令により変更されると、Ｘ２．Ｂ２の比較が無意
味となる。また、ＲＩＮで示される汎用レジスタの内容
が変更されると、先行するＳ型命令がバッファストレー
ジ７に書くオペランドの代りにＲＩＮ番のレジスタ内の
オペランドを利用すると、命令の実行結果が誤ったもの
になるからである。

第８図は、ＳＯＷ判定回路８００−　ｉの内部購成およ
びレジスタ８１０−ｉを示している。

ＳＯＷ判定回路８００−ｉは、その時点でデコードされ
ている命令と、その命令よりもし命令先行している命令
との間で発生するオペランドストアコンフリクトについ
て、ストレージオペランドラップアラウンドを行えるか
否を判定し、また、レジスタ８１０−　ｉには、先行し
ている命令のデコード情報が保持されていることは、前
述した通りである。以下の説明では、その時点でデコー
ドされている命令のデコード情報は添字なしで表わし、
その命令よりもｉ命令先行している命令のデコード情報
は添字ｉを付して表わすこととする。例えば、ベースレ
ジスタ番号はそれぞれＢ２．Ｂ２ｉと表わす。

その時点でデコードされている命令と、その命令よりも
ｉ命令先行している命令との間で発生するオペランドス
トレージコンフリクトについて、ストレージオペランド
ランプアラウンドを行う条件は、次の４つである。

（１）デコードされている命令がＦ現命令である（２）
先行している命令がＳ型命令である。

（３）Ｆ現命令のオペランドのストレージ領域がＳ型命
令のオペランド分ストレージ領域に含まれる（第６Ａ図
） （４）Ｓ型命令が読出したレジスタの内容が未だ変更さ
れていない ここで、（３）については、アドレス計算後のオペラン
ドアドレスを用いるのではなく、命令で指定されている
インデクスレジスタ番号、ベースレジスタ番号、ディス
プレースメントウオペランド長などのアドレス情報を用
いるので、（３）を成立させるための十分条件は、次の
ようになる。

（３・１）Ｆ現命令とＳ型命令のインデクスレジスタ番
号が等しい （３・２）Ｆ現命令とＳ型命令のベースレジスタ番号が
等しい （３・３）ディスプレースメントとオペランド長により
得られるストレージ領域について、Ｆ現命令のスｊ−レ
ージ領域がＳ型命令のストレージ領域に含ま九る（第６
Ａ図） （３・４）Ｓ型命令のベースレジスタ、インデクさで、
（１）および（２）は、それぞれ、ＦＴＰ＝　’１’　
、ＳＴＰ　ｉ　＝　’１″　ということである。（３・
１）、（３・２）は、Ｘ　２　＝　Ｘ　２　ｉ　。

Ｂ２＝Ｂ２ｉということであり、比較器８３０−ｔ、８
３１−ｉによりチェックされる。また、（３・３）は、
Ｄ２≧Ｄ２ｉかつＤ２＋Ｌ：５Ｄ２＋Ｌ＋ということで
あり、比較器８３２−　ｉによりチェックされる。そし
て、（３・４）と（４）は、ともに、Ｕｉ＝’ｌ’　　
ということである。これらの条件は、ＡＮＤゲート８５
０−ｉに入力され、すべてが成立しているとき、ストレ
ージオペランドラップアラウンドが行えると判定し、Ｓ
　ＯＷ　ｉ信号を出力する。また、先行しているＳ型命
令が読出したレジスタの番号をＲＩ　Ｎ　Ｉとして出力
する。

次に、レジスタ８１０−ｉに付加されたＵビットの制御
について述べる。命令がデコードされ、レジスタ８１０
−１にセットされるとき、Ｕビットは′１′にセットさ
れる。その後、レジスタ８１０−４にセットされている
レジスタ番号ＲＩＮｉ、Ｘ２　ｉ、Ｂ２　ｉで示される
レジスタの内容に変更・があると　ｇ　Ｏ７にリセット
される。Ｕビットがリセットされる条件は、次のように
なる。

（１）デコードされている命令がＣ型命令である（２）
Ｃ型命令が書込みを行うレジスタの番号がレジスタ８１
０−ｉにセットされているレジスタ番号に等しい さて、（１）は、ＣＨＰ＝　’１’　　ということであ
る。（２）は、ＲＩ　Ｎ　＝　ＲＩ　Ｎ　ｉまたはＲＩ
Ｎ＝Ｘ２ｉまたはＲＩＮ＝Ｂ２１ということである。

これらのチェックは、それぞれ比較器８４０−ｉ。

８４１−ｔ、８４２−４で行われ、少なくとも１つの比
較器が一致を検出するＯＲゲート８６〇−１の出力を１
１′　にする。結局、ＡＮＤゲート８６１−ｉには、（
１）と（２）の条件が入力されており、両方の条件が成
安すると、インバータ８６２−　ｉ　、　ＡＮＤゲーＩ
・＋（６３−ｉにより、Ｕビットがリセットされる。

ここで、第７Ａ、７Ｂ図に戻ると、その時点でデコード
されている命令とその命令よりもｉ命令先行している命
令との間で発生しているオペランドストアコンフリクト
について、それぞれ対応するｓｏｗ判定回路８００−ｉ
が、ＳＯＷ判定信号Ｓ　ＯＷ　ｉと第１オペランドレジ
スタ番号ＲＩ　Ｎ　ｉを出力している。このＳＯＷ判定
信号５ＯＷｉは、○ＳＣ検出回路９で検出するオペラン
ドストアコンフリクトの抑止信号としても働く。少なく
とも１つのＳＯＷ判定信号Ｓ　ＯＷ　ｉが出力されると
、ＯＲゲート８７０により、ストレージオペランドラッ
プアラウンドを行うことと指示するＳＯＷ信号が出力さ
れる。また、ＳＯＷ判定信号Ｓ　ＯＷ　ｉは、プライオ
リティエンコーダ８８０によりエンコードされ、そのエ
ンコード結果とセレクタ８９０に入力することにより、
ＳＯＷ判定がされたオペランドストアコンフリクトを発
生している命令のなかで、その時点でデコードされてい
る命令に最も近い命令の第１オペランドレジスタ番号Ｒ
Ｉ　Ｎ　ｉを選択し、ストレージオペランドラップアラ
ウンドを行うべきレジスタ番号Ｒ２Ｎとじて出力する。

第９図は、第５Ｂ図におけるＯ８Ｃ検出回路９の構成例
を示している。ＯＳＣ検出回路９には、アドレス加算器
３で得られたストレージアドレスＡＤＲ１命令デコーダ
２から送られてくるデコード情報、ＳＯＷ制御回路８で
生成されたＯ８Ｃ抑止信号（ＳＯＷ判定信号と同一）Ｓ
ＯＷｉが入力される。オペランドアドレスＡＤＲとオペ
ランド長ＯＰＬは、加算器９２０に入力され、加算結果
ＡＤＲ＋Ｌが得られる。ＡＤＲとＡＤＲ＋Ｌは、それぞ
れ、オペランドのメモリ領域の先頭と末尾を示している
。ＡＤＲ，ＡＤＲ＋Ｌと、Ｗ現命令であることを示すＷ
ＲＰ信号は、Ｌステージに同期してレジスタ９１０−１
にセットされる。そして、命令がステージを進むにつれ
て、それらの情報は、順次、レジスタ９１０−１→９１
０−２→・・・→９１０−ｎにセットされる。したがっ
て、レジスタ９１０−ｉ（ｉ＝１〜ｎ）には、その時点
○ＳＣ検出回路９の入力となっている情報を生成してい
る命令よりもｉ命令先行している実行中の命令の情報が
保持されていることになる。

さて、その時点で○ＳＣ検出回路９の入力情報を生成し
ている命令と、その命令よりもｉ命令先行している命令
との間で１発生する条件は次のようになる。

（１）入力情報を生成している命令がＦ現命令である （２）先行している命令がＷ現命令である（３）Ｆ現命
令のオペランドのストレージ領域とＷ現命令のオペラン
ドのストレージ領域に重なりがある ここで、（３）については、Ｆ現命令のオペランドのス
トレージ領域を示すＡＤＲとＡＤＲ＋Ｌ、および、Ｗ型
領域のオペランドのストレージ領域を示すＡ　Ｄ　Ｒｉ
とＡＤＲ＋Ｌｉが、比較器９３１−ｉに入力され、２つ
のストレージ領域の重なり（第６Ａ〜６Ｄ図の４つの場
合）がチェックされる。比較器９３０−４は、ＡＤＲ≦
Ａ　Ｄ　Ｒ＋　Ｌ　ｉかつＡ　Ｄ　Ｒｉ≦ＡＤＲ＋Ｌの
とき、重なり検出信号０ＶＲｉと出力する。したがって
、（１）はＦＴＰ＝　’１’、（２）はＳＴＰ　ｉ　＝
　’１’、（３）はＯＶ　ＲＩ　＝　’　１　’　トイ
ウコトニナ’Ｊ　−コの°条件は、ＡＮＤゲート９４０
−４に入力される。

一方、ＡＮＤゲート９４０−　ｉには、入力情報を生成
している命令からその命令よりｉ命令先行している命令
までのすべての命令に対する○ＳＣ抑止信号が入力され
ている。これにより、ストレージオペランドラップアラ
ウンドを１行う場合には、オペランドストアコンフリク
ト発生の検出が抑止される。ＡＮＤゲート９４０−ｉの
出力は、ＯＲゲート９５０に入力され、オペランドスト
アコンフリクトの発生が少なくとも１つのＡＮＤゲート
９４０−ｉで検出されるとＯ８Ｃ検出信号○ＳＣが生成
されて、ステージ制御回路１１に送られる。

第１図の実施例においては、ＳＯＷ制御回路８において
、アドレス比較を行うために、アドレスそのものではな
く、アドレス情報を用いると、ＳＯＷ制御信号がＤステ
ージという早期に得られるという利点がある。

しかし、その変形例として、ＳＯＷ制御回路８においで
、アドレス比較を行うために、アドレスそのものを用い
てもよい。この場合、アドレス計算というステップが不
可欠であるために、ＳＯＷ制御信号が得られるまでの時
間が増大するが、アドレス情報として用いるベースレジ
スタ番号、インデクスレジスタ番号で指定されるレジス
タの内容に変更があるときでも、ＳＯＷ判定が行えると
いう利点がある。この実施例を実現するには、第１図、
第５Ａ図において、破線で示した経路により、アドレス
加算器３からＳＯＷ制御回路８にアドレスＡＤＲを送る
。また、第７Ａ図、第８図において、信号Ｘ２．Ｂ２に
関する部分を除き信号Ｄ２に関する部分を信号ＡＤＲに
置き換えればよい。

次に本発明の第２の実施例を述べる。複数の演算器によ
り複数の命令の同時実行が可能な装置において、命令は
論理レジスタを指定し、実行に際してこれに物理レジス
タを動的に割当てる方式（以下仮想レジスタ方式という
）が、概に提案されている（特願昭５８−２３７７７７
号）。この仮想レジスタ方式の下では並列処理される複
数の命令中に同−論理レジスタが繰返し指定されている
場合でも、その論理レジスタにその都度具なる物理レジ
スタを割当てることができるから、中間の命令によって
レジスタの内容が変更されたためにＦ型命令がレジスタ
からオペランドを読出すことができなくなる事態が防止
され、したがって、本発明による並列処理促進効果は、
一層顕著なものとなることが期待される。

第１０図は、仮想レジスタ方式における本発明がその効
果を発揮する命令列の一例を示している。

第１０図において、ＰＲ（Ｒ）はオペランドを読み出す
ために割りあてられた物理レジスタの番号を示す、ＰＲ
（Ｗ）の欄は、命令の処理に際して演算結果を格納する
ために割当てられた物理レジスタの番号を示している。

第１の命令ＳＴは、論理レジスタの２番（以下ＬＲ２と
略記）に対応づけられた物理レジスタ（ここでは物理レ
ジスタの８番（（以下ＰＲ８と略記））と仮定する）の
内容とバッファストレージのＱに格納する。第２の命令
Ａは、ＬＲ２に対応づけられたＰ’Ｒ８の内容からバッ
ファストレージのＲ番地の内容を減算して。

ＬＲ２に新たに対応づけられたＰＲ９に演算結果を格納
する。第３の命令しは、バッファストレージのＱ番地の
内容を読出し、Ｌ　Ｒ３に新たに対応づけられたＰＲＩ
Ｏに格納する。

第１１図は、仮想レジスタ方式における本発明の装置が
第１０図で示した命令列を実行した場合の、処理の概略
のタイムチャートを示している。

Ｃ２でＡ命令でＤステージを開始し、Ｃ５においてＥス
テージが開始される。

Ｌ命令は、Ｃ３でＤステージを開始する。Ｌ命令がバッ
ファストレージから読出すべきオペランドは、先行のＳ
Ｔ命令がバッファストレージに書込むので、そのオペラ
ンドがバッファストレージ中で確定するのはＣ６である
。したがって、従来技術によればＬ命令がオペランドを
バッファストレージから読出せるのは、Ｃ７以降である
。その上、ＳＴ命令が読出すべきオペランドを格納して
いた汎用レジスタの内容はへ命令によって論理的には変
更されている。しかし２本発明によれば、ＳＴ命令のバ
ッファストレ ージへのオペランド書込みを待つことなく、また。

ＳＴ命令が読出すべきオペランドを保持する汎用レジス
タの内容が、ＳＴ命令とＬ命令の間にあるＡ命令によっ
て論理的には変更されることになっていても、Ｌ命令の
Ｅステージを実行することができる。なぜなら、ＳＴ命
令が読出すべきオペランドは、物理レジスタＰＲ８に保
存されていて、Ａ命令により書きかえられないからであ
る。

次に、仮想レジスタ方式を用いた場合の本発明による装
置の構成を説明する。この装置の全体構成は、第５Ａ図
を第１２図で置換したものであり、第１２図に示すよう
に、第５Ａ図に仮想レジスタ制御回路１３を絹込んだも
のとなる。

仮想レジスタ方式においては、命令で論理的に指定され
るレジスタ、つまり、命令レジスタ１、および命令デコ
ーダ２から出力されるレジスタ番号Ｂ２Ｌ、Ｘ２Ｌ、Ｒ
，，Ｉ　Ｌ、ＲＣＬで指定されるレジスタを論理レジス
タと呼ぶ。一方、実際にデ−タを保持する物理的に存在
するレジスタを物理レジスタと呼ぶ。

仮想レジスタ制御回路１３は、論理レジスタ番号から物
理レジスタ番号への変換、書込みが行われる論理レジス
タに対する新たな物理レジスタの割当てを行う。仮想レ
ジスタ方式の制御機構については、前掲特願昭５８−２
３７７７７号に詳しく記述されており、しかも、そｔＬ
自体は本ＲＨＪＪの対象でないので、以下では、本発明
にとって必要な範囲での説明にとどめる。

仮想レジスタ制御回路１３は、例えば、その時点で論理
レジスタに割当てられている物理レジスタの番号を保持
する変換テーブルを備えることによって、論理レジスタ
番号を物理レジスタ番号に変換する手段を有する。この
ような変換手段により、論理レジスタ番号Ｂ２Ｌ、Ｘ２
Ｌ、ＲＩ　Ｌは、物理レジスタ番号Ｂ２．Ｘ２．ＲＩＮ
に変換される。さて、ＣＨＰ信号が出力されているとき
は、レジスタに書込みが行われ、その内容が変更される
ことを示している。このとき、仮想レジスタ制御回路Ｉ
３は、書込みが行われる論理レジスタの番号ＲＣＬに対
して、その時点で未使用の物理レジスタを選択して新た
に割当てを行い、その物理レジスタ番号をＲＣＮとして
出力する。この新たな割当ては、仮想レジスタ制御回路
１３内の変換手段に反映される。

仮想レジスタ制御回路１３を組込んでも、装置の他の部
分には、レジスタ番号が、物理レジスタ番号になること
を除いて、大きな変更はない（汎用レジスタ４は、物理
レジスタとなり、また１例えば、ＳＯＷ制御回路８は、
物理レジスタ番号を保持する）。

一般には、物理レジスタの個数は、論理レジスタの個数
より少なくなければよい。しかし、本発明の効果を充分
発揮するためには、物理レジスタの個数を、論理レジス
タの個数に加えて、更に、少なくとも、装置内で同時に
処理される命令が使用するレジスタの最大個数だけ多く
する。こうすることにより、次に述べるように、命令の
並列処理に関して多くの利点が生じる。

仮想レジスタ制御方式においては、前述のように、レジ
スタの内容を変更する命令（Ｃ型命令）がデコードされ
たとき、演算結果を格納するためのレジスタとして、新
たに現在使用されていない物理レジスタが割当てられる
。すなわち、Ｃ型命令は、読出したオペランドを格納し
ていた物理レジスタの内容を変更するのではなく、新た
に割当てられた物理レジスタに演算結果を書込む。Ｃ型
命令が読出したオペランドを格納していた物理レジスタ
の内容が変更されるのは、少なくとも現在処理中の命令
（Ｓ型命令も含む）がすべて完了した後である（物理レ
ジスタの個数が装置内で同時に処理される命令の使用す
る最大レジスタ数以上の余裕を持つという前述の前提に
基づく）。したがって、オペランドストアコンフリクト
が問題となりうる間に、Ｓ型命令が読出すべきオペラン
ドを格納したいた物理レジスタの内容が変更されること
はない。つまり、オペランドストアコンフリクトが問題
となりつる間、Ｕビットは常に′１′である。その結果
、レジスタ８１０−ｉからＵビットを除くことができ、
また、比較器８４０　　ｉｙ８４１−　ｔ　、　８４２
−　ｉとＯＲゲート８６０−ｉ、ＡＮＤゲート８６１−
ｉ、８６３−ｉ＋インバータ８６２−　ｉも不要になる
。

以上の装置構成により、第１０図の命令列を第１１図の
時間関係によって並列に実行することができる。

なお、これらの実施例では、ストレージオペランドラッ
プアラウンドを行うべきレジスタとして汎用レジスタを
用いたが、例えば、浮動小数点レジスタなどの他のレジ
スタにも、容易に拡張できる。

さらに本発明の他の実施例を示す。第５Ａ図。

第５Ｂ図の装置において複数の演算器を設けて。

複数の命令のＥステージを同時に遂行できるようにすれ
ば、処理速度は更に一段と向上する。第１３図は、本発
明が適用されたこの型の装置がＡ命令の結果を利用する
ＳＴ命令と、そのＳＴ命令によるオペランドアドレスと
同じアドレスを用いるし命令からなる命令列を実行する
ときのタイムチャートであり、Ａ命令の演算結果の確定
以外には、ＳＴ全命令Ｌ命令の実行を阻害する要因がな
い場合を示す。この場合、Ｌ命令のＥステージは、ＳＴ
全命令Ｅステージと同様に、処理対象のオペランドが汎
用レジスタ５中で確定しさえすれば、直ちに実行が可能
になる。したがって、両命令のＥステージは、異なる演
算器を用いて、Ｃ６で同時に開始することができる。

第１４図は、オペランド確定以外の何らかの原因により
、ＳＴ全命令実行が遅れた場合を示す。

このような遅れは、例えば、ＳＴ全命令オペランドを書
込むべきアドレスを含むメモリブロックがバッファスト
レージ７内に存在しないときに生じる。この場合、当該
メモリブロックをメインストレージ１２からバッファス
トレージ７に転送する処理が必要となり、そのために、
ＳＴ全命令Ｌステージの前に空きが生じ、それにつれて
バッファストレージ７への書込みの完了も遅れる。後続
のし命令は、もしもＳＴ全命令よる書込みの完了を待つ
とすれば、Ｃ９が終るまで、そのＥステージを開始する
ことができない。しかし、本発明によれば、Ｌ命令は、
そのオペランドをＡ命令の演算結果が格納された汎用レ
ジスタ５から直接読出せるので、Ｃ６でＥステージに入
ることができ、ＳＴ全命令Ｅステージよりも先に完了す
ることが可能になる。

第１図に示されたＳｏＷ制御回路８．ＯＳＣ判定回路９
の他の構成例を以下に示す゛。

以下の例は、第１図のこれら二つの回路の機能をまとめ
て実行する回路の例であり、以下、この回路をＳＯＷ／
○ＳＣ制御回路と呼ぶ。

この回路は第１図の命令デコーダ２．アドレス加算器３
に接続される。但し、第１図の点線のようにアドレス加
算器３からのアドレスを受取る点で第１図と異なる。

第１５図は、この５ＯＷ１０ＳＣ制御回路８９の構成を
示す。ストア・アドレス・バッファ（ＳＡＢ）８９１は
、処理中のＷ副命令に関する情報を保持するためのもの
で、エントリＯ＝　ｎを有し、各エントリが１個のＷ副
命令に割り当てられる。このエントリ数は、装置内で同
時に処理される命令の最大個数を収容するに充分なだけ
用意される。各エントリは４個のフィールドからなり、
各フィールドの内容は次のとおりである。

Ｖ二当該エントリ内の情報が関連するＷ副命令が、処理
中のときにｒｅ　１　ｒｒにされるビット。

ＳＴＡ：当該Ｗ副命令により書込みが指示されたストレ
ージ・アドレス。

Ｃ：当該Ｗ副命令がＳ型命令でないとき、または、当該
Ｗ副命令がＳ型命令であるならば、読み出すべきオペラ
ンドを保持するレジスタの内容が。

以後の命令により変更されたときに１１　Ｌ　Ｈにされ
るビット。

ＲＮＯ：当該Ｗ副命令がＳ型命令であるときＳ型命令が
読み出すべきオペランドを保持するレジスタの番号。

比較器８９２は、ＡＤＲとして送られてきたＦ副命令の
指定するストレージ・アドレスを、５ＡＢ８９１の全エ
ントリのＳＴＡフィールドの内容と同時に比較するよう
に構成されており、また、比較器８９３は、あるＣ型命
令による演算結果の格納のために内容が変更される汎用
レジスタの番号ＲＣＮを、全エントリのＲＮ○フィール
ドの内容と同時に比較するように構成されている。

この回路の動作は１次のとおりである。Ｗ副命令が命令
デコーダ２によって解読されると、そのことがＷＲＰ信
号のＩｔ　Ｉ　Ｈによって通知され、同時に書込みアド
レスがＡＤＲとして送られてくる。

また、Ｓ型命令が命令デコーダ２によって解読されると
、そのことがＷＲＰ信号およびＳＴＰ信号の“Ｉ　ＩＩ
によって通知され、同時に、書込アドレスがＡＤＲとし
て、さらに、そのオペランドを読み出すべき汎用レジス
タの番号がＲＩＮとして、それぞれ送られてくる。ＷＲ
ＰがｒＬ　Ｉ　ＩＩになると、ＳＡＢ中からＶビットが
１７０　Ｈの（すなわち、空いている）エントリが１個
選択され、そのｖビットがｒｒ　１　ｎにセットされる
とともに、ＡＤＲがＳＴＡフィールドにＭ　、ｉ：’＋
　ｒ’ｔ　、Ｉｃる。そしてこのとき、ＳＴＰが′１″
ならば、Ｒ，ｌ　ＮがＲＮ○フィールドに格納され、そ
して、Ｃビットがｒｒ　Ｏｕにリセツトされる。しかし
、ＳＴＰが′０′″ならば、Ｃビットは１１１　ｇｇに
セットされる。また、同時に選択されたエントリ番号は
、ＳＢＮとしてバッファ・ストレージ７に送られる。Ｗ
ＲＰ、ＳＴＰは。

バッファ・ストレージ７にも送られる。バッファ・スト
レージ７がある書込み処理を完了すると、その旨がＳＥ
Ｐ信号（７）”１”ニよってＳｏＷ／○ＳＣ制御回路８
９に知らされ、同時に、その書込み要求を行ったＷ現命
令に対応してさきにＳＢＮとして送られてきていた５Ａ
Ｂ８９］のエントリ番号が、ＳＥＮとして返送される。

５ＯＷ１０ＳＣ制御回路８９は、ＳＥＰが”　１　”　
Ｉｃなったことに応答して、ＳＥＮで示されるエントリ
のＶビットをｒｒ　Ｏｎにリセットする。かくて、各エ
ントリのＶビットは、対応するＷ現命令が処理過程にあ
る期間中のみ、１″の状態をとる。

Ｃ型命令が命令デコード回路２により解読されると、Ｃ
ＨＰ信号が′１″となり、同時に、その命令により内容
の変更される汎用レジスタの番号ＲＣＮが与えられる。

ＳＯＷ／○ＳＣ制御回路８９は、全エントリのＲＮＯフ
ィールドの内容とＲＣＮを比較器８９３により比較し、
一致の生じたエントリのＣビットをｒｒ　１　ｕにセッ
トする。かくて、各エントリのＣビットは、対応するＳ
型命令が解読された後、それが読出すべきオペランドを
保持するレジスタの内容を変更するＣ型命令が解読され
るまで、１４０　Ｈｌの状態に留まる。

Ｆ現命令が命令デコーダ２によって解読されると、その
旨がＦＴＰ信号の＃　１７１によって通知され、同時に
、読出しアドレスがＡＤＲとして供給される。５ＯＷ１
０ＳＣ制御回路８９は、５ＡＢ８９１の全エントリのＳ
ＴＡフィールドの内容とＡＤＲを比較器８２により比較
する。一致が生じたエントリのＶビットが“１″であれ
ば、それは。

当該Ｆ現命令は先行のＷ現命令が未だメモリへの書込み
を終っていないオペランドを読み出そうとしていること
、すなわち、オペランド・ストア・コンフリクトが生じ
たことを示す。加えて、当該エントリのＣビットが“Ｏ
″であれば、所望のオペランドは、当該エントリのＲＮ
○フィールドが示す番号の汎用レジスタ中に、変更され
ることなく保たれていることを示す。ＡＮＤ回路８９５
は、これらの条件の成立を検出し、ＳＯＷ信号を′１″
にすることによりオペランドセレクタ１０を制御し、そ
れと同時に、当該汎用レジスタ番号（ＲＮ○フィールド
）が、Ｒ２Ｎとして汎用レジスタ５に送られる。その結
果、汎用レジスタ５中の当該レジスタからのオペランド
０２Ｒが、オペランドセレクタ１０により選択されて、
演算ユニット４への入力オペランドＯＰ２となる。この
とき、Ｃビット″０′″であるため、ＡＮＤ回路８９４
の出力○ＳＣはｒｒ　Ｏｒｒであり、オペランド・スト
ア・コンフリクトが生じなかったものとして以降の処理
が進行する。

他方、比較器８９２において一致の生じたエントリのＣ
ビットが８１．　ＩＩであれば、対応するＷ現命令がＳ
型命令ではないこともしくは、Ｓ型命令であっても所望
のオペランドを保持していたレジスタの内容は、既に変
更されており、利用不可能であることを示す。この状態
は、ＡＮＤ回路８９４により検出され、ＯＳＣ信号がＩ
Ｉ　Ｉ　ｇとなって、オペランド・ストア・コンフリク
トが生じたことをステージ制御回路１１に通知する。こ
の場合には、従来のオペランド・ストア・コンフリクト
処理を行なうことが必要になる。

〔発明の効果〕

本発明によれば、ストレージからオペランドを読出す命
令は、当該オペランドをストレージに書込む先行命令の
実行を待つことなく、当該オペランドの内容がレジスタ
において確定すれば、実行が可能になる。したがって、
オペランドストアコンフリクトによる処理の遅れが大幅
に軽減され、並列処理の実効が一段と助長される。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成の概略を示すブロ
ックダイヤグラム、第２図は第１図の装置におけるパイ
プライン処理の一般的なタイムチャート、第３図は命令
列の一例を示す模式図、第４図は第３図の命令列の処理
のタイムチャート、第５Ａ、５Ｂ図は組み合わさって第
１図の装置のより詳細なブロックダイヤグラム、第６Ａ
＠から第６Ｄ図はそれぞれ２つの命令のオペランドのメ
モリ領域の重なりの異なる態様を示す図、第７Ａ。 ７Ｂ図は組み合わさって第１図の装置のＳＯＷ制御回路
のブロックダイヤグラム、第８図は第７図の回路に用い
るＳＯＷ判定回路のブロックダイヤグラム、第９図は第
１図の装置のＯ８Ｃ検出回路のブロックダイヤグラム、
第１０図は仮想レジスタの概念による本発明の第２の実
施例に用いる命令列の一例を示す模式図、第１１図は第
１０図の命令列の処理のタイムチャート、第１２図は第
１０図の命令列を実行する本発明の第２の実施例の全体
構成を示すブロックダイヤグラム、第１３図、第１４図
は本発明によるさらに他の実施例における命令列の処理
のタイムチャートである。第１５図は本発明による他の
実施例の要部を示す図である。 ￥Ｊ／’Ｃ 第２回 炒・・／匡Ａ　Ｌ　Ｅ　、Ｅ）−ｉ’ 」 、廿・・・　　匡７■丁［ヨ下］ 第３図 ＳＴ　　　　ｚ　　　　　　と Ａ７　　　　　　　Ｆ 乙　　　　　　　３　　　　　　　　　０−第４．凶 角 第り４口 ′ｆＪ５１３の ”ｔ７ｐ図 第７８０ Ｆθ−（や 第ヲ国 菊　／ノ　因 第７２目 、？ＩＡ　レジ゛スク　　　　　　　　　　　　　　　
　　　　　　　　　　　　　１．・χり第７３カ 物ち　ノベ １５　ノ５　戸ハ 邦Ｃ５ｏｓｙ　　　Ｆ２Ｗ ［頁の続き 杏　明　者　　庄　　内　　　　　亨　　国分寺市東恋
ケ窪１丁巨央研究所内 姦明者　武内　茂雄　小平市小水禰１４４８ｉｊｌジニ
アリング株式会社藺 ２８＠地　株式会社日立製作所中 ＋　　日立超エルΦニス・アイ争エン 「

Claims (1)

1. 【特許請求の範囲】 １、オペランドを保持するストレージ手段と、汎用レジ
   スタ群と、 該ストレージ手段と該汎用レジスタ群に接 続された演算手段と、 実行すべく供給される複数の命令を順次解読し、解読情
   報を出力する解読手段と、 該解読手段により、該ストレージ手段のあるアドレスか
   らオペランドを読み出すことを要求する第１の命令が解
   読されたことに応答して、該第１の命令より先に解読さ
   れた実行中の命令の中に、該汎用レジスタ群の一つから
   オペランドを読み出し、そのオペランドに演算を施さな
   いで該ストレージ手段の該アドレスに書き込むことを要
   求する第２の命令があるか否かを実行中の命令の解読情
   報に基づいて検出する手段と該第１の検出手段により、
   該第２の命令が検出されたときには、該第１の命令が要
   求する該アドレスからオペランドを読み出すのにかえて
   、該第２の命令の実行の完了前に、該第２の命令が指定
   する汎用レジスタ内の該オペランドを読み出す手段を有
   する命令の実行を制御する命令実行制御手段とを有する
   、複数の命令を並列に実行する情報処理装置。 ２、該第１の検出手段は、該第１と第２の命令の間に該
   第２の命令が指定する汎用レジスタに書き込みを行う第
   ３の命令があるか否かを検出し、該第３の命令が検出さ
   れた場合、該第２の命令の検出結果を無効にする手段を
   有する第１項の情報処理装置。 ３、該第１の検出手段は、該第１の命令より先に解読さ
   れた実行中の命令の内、該汎用レジスタ群の一つからオ
   ペランドを読み出し、演算を施さないで該ストレージ手
   段に書き込む命令であって、その命令内に含まれるオペ
   ランド書き込みアドレス算出のためのインデックスレジ
   スタ番号とベースレジスタ番号とディスプレイスメント
   値を、該第１の命令内に含まれる、オペランド読出しア
   ドレス算出のための、インデックスレジスタ番号、ベー
   スレジスタ番号およびディスプレイスメント値と比較し
   て該第２の命令の存在を検出する手段からなる第２項の
   情報処理装置。 ４、該第１の検出手段は、該第１、第２の命令の間に、
   該第２の命令が指定するインデックスレジスタ又はベー
   スレジスタを書きかえる第４の命令があるかを検出し、
   該第４の命令が検出されたとき、該第２の命令の検出結
   果を無効とする手段とからなる第３項の情報処理装置。 ５、該命令実行制御手段は、 該解読手段で解読された命令のオペランドアドレスを算
   出する手段と、 該解読手段により、該ストレージ手段からオペランドを
   読み出すタイプの命令が解読されたことに応答して該命
   令より先に解読された命令の中に、該解読された命令に
   より読み出されるオペランドのアドレスにオペランドを
   書き込む命令があるか否かを検出する第２の検出手段と
   、該第２の検出手段により該書き込み命令が検出された
   ときに該読み出し命令のためのオペランド読み出しを該
   検出された書き込み命令によるオペランド書き込み終了
   後まで遅延させる手段と、該第１の検出手段による該第
   ２の命令の検出に応答して該第２の検出手段による検出
   結果を無効にする手段を有する第２項の情報処理装置。 ６、該第１の検出手段は、該第１の命令より先に解読さ
   れた実行中の命令の内、該汎用レジスタ群の一つからオ
   ペランドを読み出し、演算を施さないで該ストレージ手
   段に書き込む命令であって、かつ、そのオペランドを書
   き込むアドレス範囲内に該第１の命令がオペランド読み
   出しのために要求するアドレス範囲をすべて含む命令を
   該第２の命令として検出する手段であり、該第２の検出
   手段は、該ストレージ手段からオペランドを読み出すタ
   イプの命令の各々により指定されるオペランドが存在す
   るアドレス範囲と重複するアドレス範囲にオペランドを
   書き込む該命令より先に解読された命令があるか否かを
   検出する手段である第５項の情報処理装置。 ７、該命令実行制御手段は、該解読された命令が指定す
   るレジスタ番号と、その番号と異なるレジスタ番号に変
   換し、変換後のレジスタ番号を該解読された命令が指定
   するレジスタ番号として、該汎用レジスタ群、該第１の
   検出手段、該命令実行制御手段に供給する手段を有する
   第１項の情報処理装置。