JPH044453A - 分散プロセッサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は分散プロセッサ制御方式に関し、特に上位プロ
セッサと下位プロセッサとの間のプロセッサ間通信を制
御する分散プロセッサ制御方式に関する。

〔従来の技術〕

電子交換機システム等の計算機システムにおいては、そ
の計算機システムを制御するプロセッサが機能的に分散
される分散プロセッサ制御方式が採用されることがある
。この分散プロセッサ制御方式においては、階層化され
たプロセッサ群により計算機システムが構成され、下位
プロセッサ数は負荷量により増減される。

第２図は、従来のこの種の分散プロセッサ制御方式の一
例の構成を示すブロック図である。

上位プロセッサ２１を構成する上位ＣＰＵ　（Ｃｅｎｔ
ｒａｌ　　Ｐｒｏｃｅｓｓｉｎｇ　　Ｕｎｉｔ）２２は
、上位バス２３を介して制御インタフェース２４に設け
られた通信用メモリ２５に接続されている。また、制御
インタフェース２４内の通信用メモリ２５は、下位ハス
２６を介して下位プロセッサ２７を構成する下位ＣＰＯ
２８に接続されている。

上位プロセッサ２１から下位プロセッサ２７へのプロセ
ッサ間通信が行われる場合には、上位プロセッサ２１内
の上位ＣＰＵ２２は上位ハス２３を介して情報データ（
プロセッサ間通信の対象となるデータ）を制御インクフ
ェース２４内の通信用メモリ２５に書き込む。

下位プロセッサ２７内の下位ＣＰＵ２８は、通信用メモ
リ２５に情報データが書き込まれたことを知り、その情
報データを通信用メモリ２５から下位バス２６を介して
読み出す。

また、下位プロセッサ２７から上位プロセッサ２１への
プロセッサ間通信が行われる場合にも、上述の動作と逆
方向に同様な処理が行われる。

このように、従来の分散プロセッサ制御方式では、上位
プロセッサと下位プロセッサとの間のプロセッサ間通信
が発生した場合に、上位プロセッサ内の上位ＣＰＵまた
は下位プロセッサ内の下位ＣＰＵによって制御インタフ
ェース内の通信用メモリが直接アクセスされていた。

〔発明が解決しようとする課題〕

上述した従来の分散プロセッサ制御方式では、上位プロ
セッサと下位プロセッサとの間のプロセッサ間通信が発
生した場合に、上位プロセッサ内の上位ＣＰＵまたは下
位プロセッサ内の下位ＣＰＵによって制御インタフェー
ス内の通信用メモリが直接アクセスされているので、プ
ロセッサ間通信におけるＣＰＵ　（下位ＣＰＵおよび下
位ＣＰＵ）の負荷が大きくなるという欠点がある。

特に、下位プロセッサ数が多い場合には、上位ＣＰＵが
プロセッサ間通信に係わる時間が長くなり、上位ＣＰＵ
にとっての上述の欠点は深刻なものになる。

また、下位ＣＰＵは価格等の制約により処理速度が遅い
場合が多いので、プロセッサ間通信時間が下位ＣＰＵの
処理速度に依存してしまい、その影響を受けて上位ＣＰ
Ｕ　（すなわち、上位プロセッサ）がプロセッサ間通信
に係わる時間が引き延ばされるという欠点もある。

本発明の目的は、上述の点に鑑み、プロセッサ間通信に
おけるＣＰＵの負荷を軽減し、ＣＰＵ　（特に、上位Ｃ
ＰＵ）がプロセッサ間通信に係わる時間を短縮すること
ができる分散プロセッサ制御方式を提供することにある
。

〔課題を解決するための手段〕

本発明の分散プロセッサ制御方式は、上位通信用メモリ
、上位転送制御回路および上位割込み制御回路を含む上
位プロセッサと、下位通信用メモリ、下位転送制御回路
および下位割込み制御回路を含む下位プロセッサと、前
記上位通信用メモリと前記下位通信用メモリとの間の通
信用メモリ　（自己の中に備える通信用メモリ）を介す
る情報データの転送を前記上位転送制御回路および前記
下位転送制御回路への転送要求や転送完了通知の発行等
に基づいて制御するダイレクトメモリアクセスコントロ
ーラならびに前記上位割込み制御回路および前記下位割
込み制御回路への転送要求の通知等に基づいて前記上位
プロセッサおよび前記下位ブロセソザ内のＣＰＵに対す
る割込み制御を行う割込み制御回路を含む制御インタフ
ェースとを有する。

〔作用〕

本発明の分散プロセッサ制御方式では、上位プロセッサ
が上位通信用メモリ、上位転送制御回路および上位割込
み制御回路を含み、下位プロセッサが下位通信用メモリ
、下位転送制御回路および下位割込み制御回路を含み、
制御インタフェース内のダイレクトメモリアクセスコン
トローラが上位通信用メモリと下位通信用メモリとの間
の通信用メモリを介する情報データの転送を上位転送制
御回路および下位転送制御回路への転送要求や転送完了
通知の発行等に基づいて制御し、制御インタフェース内
の割込み制御回路が上位割込み制御回路および下位割込
み制御回路への転送要求の通知等に基づいて上位プロセ
ッサおよび下位プロセッサ内のＣＰＵに対する割込み制
御を行う。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の分散プロセッサ制御方式の一実施例
の構成を示すブロック図である。本実施例の分散プロセ
ッサ制御方式は、上位プロセッサ１と、上位バス６と、
上位転送制御リード７と、上位割込み制御リード８と、
制御インタフェース９と、下位バス１３と、下位転送制
御リード１４と、下位割込み制御リード１５と、下位プ
ロセッサ１６とを含んで構成されている。

上位プロセッサ１は、上位ＣＰＵ２と、上位通信用メモ
リ３と、上位転送制御回路４と、上位割込み制御回路５
とを含んで構成されている。

上位プロセッサ１と下位プロセッサ１６との間に位置し
て両者を仲介する制御インタフェース９は、通信用メモ
リ１０と、ダイレクトメモリアクセスコントローラ１１
と、割込み制御回路１２とを含んで構成されている。

下位プロセッサ１６は、下位ＣＰＵ１７と、下位通信用
メモリ１８と、下位転送制御回路１９と、下位割込み制
御回路２０とを含んで構成されている。

上位通信用メモリ３と通信用メモリ１０とは上位バス６
を介して接続され、通信用メモリ１０と下位通信用メモ
リ１８とは下位バス１３を介して接続されている。

上位転送制御回路４とダイレクトメモリアクセスコント
ローラ１１とは上位転送制御リード７を介して接続され
、ダイレクトメモリアクセスコントローラ１１と下位転
送制御回路１９とは下位転送制御リード１４を介して接
続されている。

上位割込み制御回路５と割込み制御回路１２とは上位割
込み制御リード８を介して接続され、割込み制御回路１
２と下位割込み制御回路２０とは下位割込み制御リード
１５を介して接続されている。

次に、このように構成された本実施例の分散プロセッサ
制御方式の動作について説明する。

上位プロセッサ１から下位プロセッサ１６へのプロセッ
サ間通信が行われる場合には、上位プロセッサ１内の上
位ＣＰＵ２は、上位通信用メモリ３にそのプロセッサ間
通信の対象の情報データ（以下、対象情報データという
）を書き込み、上位転送制御回路４を起動し、上位転送
制御回路４により上位転送制御リード７を介して制御イ
ンタフェース９内のダイレクトメモリアクセスコントロ
ーラ１１に転送要求を行う。このようにダイレクトメモ
リアクセスコントローラ１１に転送要求を発行した後に
、上位ＣＰＵ２はプロセッサ間通信の処理に係わらなく
なり別の処理を行う。

ダイレクトメモリアクセスコントローラ１１は、上位転
送制御回路４からの転送要求を受信した後に、上位バス
６の使用権を得て上位通信用メモリ３から通信用メモリ
１０に対象情報データを転送する。すなわちミこの転送
は上位ＣＰＵ２の介在なしに行われる。

このような対象情報データの転送が完了すると、ダイレ
クトメモリアクセスコントローラ１１は、上位転送制御
リード７を介して上位転送制御回路４に転送完了通知を
行う。

一方、制御インタフェース９内の割込み制御回路１２は
、下位割込み制御リード１５を介して下位プロセッサ１
６内の下位割込み制御回路２０に転送要求を行う。

下位割込み制御回路２０は、下位ＣＰＵＩ　７に割込み
を発行し、上述の転送要求を通知する。

転送要求を受信した下位ＣＰＵ１７は、下位転送制御回
路１９により下位転送制御リード１４を介して制御イン
タフェース９内のダイレクトメモリアクセスコントロー
ラ１１に転送許可を出す。

ダイレクトメモリアクセスコントローラ１１は、転送許
可を受信した後に、下位バス１３の使用権を得て通信用
メモリ１０から下位通信用メモリ１８に対象情報データ
を転送する。この転送は、下位ＣＰＵ１７の動作状態に
は無関係に行われる。

このような対象情報データの転送が完了すると、ダイレ
クトメモリアクセスコントローラ１１は、下位転送制御
リード１４を介して下位転送制御回路１９に転送完了通
知を行う。

下位ＣＰＵ１７は、下位転送制御回路１９を介してこの
転送完了通知を受信した後に、下位通信用メモリ１８か
ら対象情報データを読み出すことができる。

下位プロセッサ１６から上位プロセッサ１へのプロセッ
サ間通信が行われる場合にも、上述の動作と逆方向に同
様な処理が行われ、情報データの実際の転送に関してば
ＣＰＵ　（上位ＣＰＵ２および下位ＣＰＵ１７）の介在
なしにプロセッサ間通信の処理が行われる。

〔発明の効果〕

以」二説明したように本発明は、上位通信用メモリ、上
位転送制御回路および上位割込み制御回路を含む上位プ
ロセッサと、下位通信用メモリ、下位転送制御回路およ
び下位割込み制御回路を含む下位プロセッサと、通信用
メモリ、ダイレフトメ　′モリアクセスコントローラお
よび割込み制御回路を含む制御インタフェースとを設け
、プロセッサ間の情報データの実際の転送をダイレクト
メモリアクセスコントローラの制御により行うことによ
り、ＣＰＵ　（上位プロセッサ内の上位ＣＰＵおよび下
位プロセッサ内の下位ＣＰＵ）はプロセッサ間通信時の
処理にほとんど係わることなく他の処理を実行すること
ができ、プロセッサ間通信におけるＣＰＵの負荷を軽減
することができるという効果がある。

特に、下位プロセッサ数が多い場合には、上位−プロセ
ッサがプロセッサ間通信に係わる時間を大幅に軽減する
ことができ、上述の効果は顕著なものになる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は従来の分散プロセッサ制御方式の一例の構成を
示すブロック図である。 図において、 １・・・上位プロセッサ、 ２・・・上位ＣＰＵ、 ３・・・上位通信用メモリ、 ４・・・上位転送制御回路、 ５・・・上位割込み制御回路、 ６・・・上位ハス、 ７・・・上位転送制御リード、 ８・・・上位割込み制御リード、 ９・・・制御インタフェース、 １０・・通信用メモリ、 １１・・ダイレクトメモリアクセスコントローラ、 １２・・割込み制御回路、 １３・・下位ハス、 １４・・下位転送制御リード、 １５・・下位割込み制御リード、 １６・・下位プロセッサ、 １７・・下位ＣＰＵ、 １８・・下位通信用メモリ、 １９・・下位転送制御回路、 ２０・・下位割込み制御回路である。

Claims (1)

1. 【特許請求の範囲】 上位通信用メモリ、上位転送制御回路および上位割込み
   制御回路を含む上位プロセッサと、下位通信用メモリ、
   下位転送制御回路および下位割込み制御回路を含む下位
   プロセッサと、前記上位通信用メモリと前記下位通信用
   メモリとの間の通信用メモリを介する情報データの転送
   を前記上位転送制御回路および前記下位転送制御回路へ
   の転送要求や転送完了通知の発行等に基づいて制御する
   ダイレクトメモリアクセスコントローラと、前記上位割
   込み制御回路および前記下位割込み制御回路への転送要
   求の通知等に基づいて前記上位プロセッサおよび前記下
   位プロセッサ内のＣＰＵに対する割込み制御を行う割込
   み制御回路とを含む制御インタフェースと を有することを特徴とする分散プロセッサ制御方式。