JPS62109152A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 不発明に情報処理装置における中央処理装置に関するも
ので、時にその中央処理装置の入出力の制御機構に関す
るものである。

〔従来の技術〕

従来中央処理装置から外部入出力装置へのアクセス方法
としては、次の２通りの方式が考えらｎる。

（１）甲゛央処理装置が入出力命令を実行すると、入出
力装置番号と書込み／読出し信号全入出力製電に対して
出力し、入出力装置とのデータのやりとりを行なう方式
Ｃ入出力命令によるアクセス）。

（２）　　主記憶装置が割当てられるアドレス空間の一
部に入出力装置を割当て、主記憶に対する書込み／読出
し命令、演算命令などの実行時に出力されるアドレスが
入出力装置に割当てられているアドレスであれば、入出
力装置とのデータのやりと１行なう方式（メモリマツブ
トＩ／Ｏによるアクセス）。

ここで後者のメモリマツブトｌ／ＯＨ１一般の算術論理
演算命令、転送命令等のメモリオペランドとして主記憶
を指定できるのと同様に入出力装置１’ｅ指定すること
が可能であるという特徴を有しておシ、高性能・多機能
のマイクロプロセッサにおいては有効である。

〔発明が解決しようとする問題点〕

しかしながら反面、主記憶装置に高速化手法として、イ
ンターリーブ構成方式などが可能であるが、入出力装置
ではその様な構成が難しい、主記憶装置と入出力装置と
でに読出し／４Ｉ込みに失敗した際のリカバリ処理が異
なる、ページング方式の仮想記憶方式を採用し、且つバ
イト単位でオペランドアドレスを指定可能な中央処理装
置においては、オペランドが複数のページにまたがる場
合かめるがＩ／Ｏ／Ｏ０メモリ空間とではページがまた
がった場合の中央処理装置の動作か異なってくる、パイ
プライン方式全採用する中央処理装置ではｎ番目の命令
のオペランドの書込みよりｎ＋１番目の命令のオペラン
ドの読出しの方が先に行なわる場合がめるが、Ｉ／Ｏ／
Ｏ０場合この様なことがあると入出力装置の制御が狂う
ことがある、メモリマウプトＩ／Ｏ構成の中央処理装置
はその内部でメモリ空間とＩ／Ｏ／Ｏ０区別がつがない
ので入出力装置のアクセス全実行すべ３％権リレベル指
定する機能全実現させることが困難である等の欠点かめ
る。

〔問題点を解決するための手段〕

前記の問題点は中央処理装置がメモリ空間とＩ／Ｏ／Ｏ
０を判別できないということに起因するものである。一
方、仮想記憶方式を採用した中央処理装置でに仮想アド
レス金実アドレスに変換するためにセグメント記述子、
ページ記述子などを用いる。これらの記述子Ｋｆｌ仮想
アドレスがら芙アドレスへの変換を行なうための情報の
ほが記憶保詠のための清報をも持って′Ｊ？ｊ＋、これ
らの情報以外にどのアドレスにＩ／Ｏ装置が接続されて
いるかを示す情報（以下、ＭＰＩＯ情報という）をも持
たせることが可能である。従って、本発明はこのＭＰＩ
Ｏ情報によりメモリマツブトＩ／Ｏ’ｉ判別することが
可能な情報処理装ｆを提供するものである。

〔実施例〕

矢に不発明について図面全参照して説明する。

第１図に本発明の一実施例におけるアドレス変俣部（以
下、ＴＬＢという）のブロック図である。

第１図において１１は実効アドレス計算部から送らｎて
きた実効アドレス〔又は仮想アドレス）を−担記憶する
ためのレジスタ（ＶＡＲ）である。

１２は仮想アドレスのページ内オフセットの部分全除（
０４ｃ仮想ページ香号全複数個記憶し、またＶＡＦＬ１
１ａ仮想ページ番号部との比較機能を持つメモリである
。１３げメモリ１２の比較機能によりどのエントリが一
致したかのエン）　ＩＪ番号を生成するだめのエンコー
ダである。１４はメモリ１２゜エンコーダ１３により一
致したエントリ番号に対応する実アドレス情報、保穫情
報、ＭＰＩＯ情報を記憶するためのメモリである。１５
はメモリ１４から読出される実アドレス情報、保穫情報
、ＭＰＩＯ情報を一時記憶する定めのレジスタ（ＲＡ凡
と略す）である。１６は実効アドレス計算部から仮想ア
ドレスと同時に送られ℃くる付随情ｗ（以下タグ情報と
いう。）を一時記憶するためのレジスタ（ＴＡＧＲとい
う）である。１７はＴＡＧＲ中のタグ情報をテコードし
、アクセスの植別全示す信号（アクセスタイプという）
でＩｌｏであるが否がを示す信号（Ｍ／ＩＯという）ｔ
−発生させるための回路である。１８は命令実行部から
の入行レベル情報、デコーダ１７よシのアクセスタイプ
↑Ｒ報。

ＲＡＲ１５からの保護情報などから保護例外を検出する
ための回路でめる。１９にＲＡ几１５がらのＭＰＩ（Ｊ
情報とデコーダ１７がらのＭ／ＩＯ信号によシ実効アド
レス計算部から送られてきた仮想アドレスがメモリ空間
金子すものかＩ／Ｏ空間ヲ示すものか全決定する回路で
ある。１／Ｏは実効アドレス＝ｔＸ部から仮想アドレス
’１ＴＬＢ　、メモリ制御部へ送り、且つＴＬＢから実
アドレス全メモリ制御部へマルチプレクサして送ルバス
（ＡＢＭという）である。１１１は実効アドレス計算部
から仮想アドレスと同時にタグ情報を送り、また１゛Ｌ
から果アドレスと同時にタグ情報を送るためのバスであ
る。１１２ＵＩ／Ｏ検出部１９からの工０アクセス信号
ＣＩ（ＪＡＣ）で、実効アドレス計算部に送ら几る。

第２図に、実効アドレス計算部のブロック図で、２１ｉ
命令央行部から実効アドレス計算に必要な汎用レジスタ
の値を実効アドレス計算部に送るためのバス（ＥＢＵ８
という）、２２にインデクス１直七−担記憶するための
レジスタ（ＥＡＴＲＩ　とい９：２３にヘースアドレス
を一担記憶するためのレジスタ（ＥＡＴＲ２という）、
２４Ｈブリデクリメントやポストインクリメントなどの
補正値を一担記憶するためのレジスタ（ＥＡＴ几３とい
う）、２５はディスグレートメント値を一担記憶するた
めのレジスタ（ＥＡＴＲ４という）、２６は命令解析部
からディスプレースメノト値を実効アドレス計算部へ送
るためのバス（ＩＢＵＳという）、２７はＥＡ−８ＴＲ
１〜４の１１１キヤリ一セーブ万式で加１する加算器（
Ｃ８Ａという）、２８はＮｆ’ＧＲＱ価号により　　ジ
Ｃ８ＡのＳＵｍ部及びＣａｒｒｙ部の領を選択またはＮ
ＰＧＲの値及び定数／Ｏ００Ｈ’に選択するマルチプレ
クサ、２９はマルチプレクサ２８　ＶＣより選択さｔし
た２つの入力の加算上行なうための加算器（ＣＰＡとい
う）、２／Ｏ汀加算器２９により計算された実効アドレ
スの甲でメモリオペランドの実効アドレス金記憶するた
めのレジスタ（ＵＰＡＲという）、２１１け加算器２９
によシ耐算ざｎた実効アドレスの甲で分岐先又はブリフ
ェッチ先の、　　実効アドレス全記憶するためのレジス
タ（ＰＦＡＲという）、２１２は計算された実効アドレ
スバスＢ。

メモリ制御部へ送るためのバスであり第１図のアドレス
バス１１１に接続される。２１３は実効アドレスとオペ
ランドのデータタイプからページ境界Ｖこまたがるかど
うか全検出するためのページ境界検出器、２１４はオペ
ランドがページ境界はまたがった場合の前ページの仮想
ページ帯号（仮想アドレスからページ内オフセットを除
いたアドレス）全記憶する之めのレジスタ、２１５は実
効アドレス計鼻部のタイミ／グ制御回路％　２１６は命
令解析部から送られてくるオペランドアドレスについて
のタグ情報を記憶するためのレジスタ、２１７けタグレ
ジスタ２１６の情＠全デコードしオペランドのデータタ
イプ、工／Ｏ命令かどうかの信号（Ｉ／Ｏ′ｆｔ発生す
る回路、２１８はＴＡＧＲ。

２１６のタグ情報１ＴＬｔ３　、メモリ制御部へ送るた
めのバスであシ、第１図のタグバス１／Ｏに後炊さ八る
。

第３１図（ａ）において、３１げアドレス変換テーブル
（ページテーブルという）の全体図を示し、３１１はア
ドレス変傑テーブルの１エントリ（ページ記述子という
）全示す。第３図ｆｂｌ　ｉ第３図＋ａ＋のページ記述
子３１１の構成を詳細に示したものである。３２１はこ
の記述子の内容が有効であるか否かを示すビット（ｖビ
ットという）、３２２にこの連子の示すページがＩ／Ｏ
空ｊ石にマツプされることを示すビット（ＭＰＩＯとい
’＞）、３２３はこの記述子の不すページが主記憶に存
在するか否かを示すビット（Ｐビットという）、３２４
はこの記述子の示すページが中央処理装置により参照さ
ｎたか否かを示すビット（Ａビットという）、３２５に
この記述子の示すページが中央処理装置により書込みが
めったか否かをボすピッ）（Ｗビットという）、３２６
［この記述子のボすページに対する保脛情報、３２７は
この記述子の示すページがメモリ空間又はＩ／Ｏ／Ｏ０
何番地にマッグされるかを示す実アドレスである。

次に不実施例ＶＣ３ける動作を説明する。

本実施例ｖｃ２ける中央処理装置は第４図に示す様に命
令解析部４３．実効アドレス計算部４４゜アドレス変換
部４５．主記憶制御部４６．命令実行部４７．の各ユニ
ットから構成さｎる。各ユニットニアドレスバス４１，
１”バス４２．Ｉバス４８、Ｅバス４９により接続され
る。

命令解析部４３に主記憶から恍込まｎた命令をデコード
し、命令実行部４７で＋［Ｔ！柄行可ｎヒな形式に変換
して命令実行部４７に込る。互た命令解折部１３で解析
した命令がメモリ又は１／Ｏ空間に対するオペランドを
持つ場合には、そのオペランドの実効アドレス計算に必
要な情報（インデク値、ベース値、ディスプレースメン
ト値など）全実効アドレス計算部４４に送る。実効アド
レス計算部４４は命令解析部４３から送られてきた実効
アドレス計算に必要な情報を基に失効アドレスバス算し
、実効アドレスをアドレス変換部４５に送る。アドレス
変換部４５に実効アドレス計算部４４から送らｎてきた
実効アドレスを実アドレスに変換し主記憶制御部４６に
送る。主記憶制御部４６はアドレス変換部４５から送ら
ｒて米た実アドレスによシ主記憶又は入出力装置全アク
セスする。

オペランドの読込み時には主記憶又は入出力装置から読
込んだ情報全命令実行部に送り、書込み時には命令実行
部４７から送られた情報を主記憶又は入出力装置に書込
む命令実行部４７は命令解析部４３から送られてくる命
令のデコード情報によシ命令の美行を行なう。

アドレスバス４１は実効アドレス計算部４４からアドレ
ス変換部４５へ実効アドレスを転送し、またアドレス変
換部４５から主記憶制御部４６へ芙アドレス全転送する
ために用いらｎる。また。

タグバス４２はアドレスバス４１と対応して用いらｎる
バスで、アドレスバス４１上の実効アドレス、実アドレ
スに付随する各攬情報全転送するためのバスである。こ
のタグバス４２にょシ転送される情報５１には次に示す
様な情報がめる。

１、　ｂｉｔ２−３・・・・・・オペランドデータ長２
、　ｂｉｔ９・・・・・・Ｍ／Ｉ（Ｊｔ示す。

３、ｂｉｔＩＱ　　・・・・・　ＮＰＧす ４、　　ｂｉｔ　　１１−１２・−・−Ａｃｃｅｓｓ　
　ｔｙｐｅ５、ｂｉｔ　１３−山ＡＪ／Ｒ １・・・・・・実効アドレス（仮想アドレス）であるこ
と金示す ０・・・・・・実アドレスであることを示す。

前記の様な構成の甲央処理装Ｍ　Ｉｃ　ｓ−いて、メモ
リ又はＩ／（Ｊ空間に対するオペランドを持つ命令全実
行する場合の動作を以下に簡明する。

命令解析部４３は命令を解析すると汎用レジスタのｔｉ
ｌｌ　、インデクス１直、ディスプレースメント１直な
ど実効アドレス計算に必要な情報６ＥＢＵＳ（第２図の
２１．第４図の４９　）　、　ＩＢＵＳ　（第２図の２
６、第４図の４８）により実効アドレス計算部のレジス
タＥＡＴ几１．ＥＡＴＲ２，ＥＡＴＲ３，ＥＡＴＲ４（
第２図の２２．２３，２４．２５）送る。そしてオペラ
ンドについての付随情報（アクセスタイプ、データ長、
メモリ空間か１／（１）空間かの情報Ｍ／ＩＯ）などｔ
−Ｔ’Ｌ’ＡＧＲ１６１ｃ送る。

実効アドレス計算部４４はＥＡＴＲｌ、ＥＡＴＲ２゜Ｅ
ＡＴＲ３，ＥＡＴＲ４の汎用レジスタの値のインデクス
１直、ディ・スプレースメント値など？キャリーセーブ
加算器２７．キャリーグロパゲート加算器２９を用いて
加算を行ない加算結果としての実効アドレスを（ＪＰＡ
Ｒ２／Ｏに格納する。そして’１”　ＴＡＧＲ１Ｇ中の
タグ情報をデコードしてデータ長を得て、前記実効アド
レスとデータ長からページ境、界にまたがるか否かをペ
ージ境界検出器２１３で、検出する。そして次の３通シ
の＠作を何なう。

１、　メモリ空間アクセスの場合 ＴＡＧＲ２１６のＭ／ＩＯ情報が１″でメモリ空間アク
セスであることを示し、且つアドレス変換部４５からの
ｌ０ＡＣ偏号〔第１図の１１２゜第２図の２１９）がＯ
″（メモリマツブトレってないことを示す）の場合は、
まず０ＰＡＲ２／Ｏに格納さｎているメモリオペランド
の実効アドレスをアドレスバス２１２に出力し、アドレ
ス変換部４５に送る。同時にＴＡＧＲ２１６のタグ情報
もタグバス２１Ｂに出力しアドレス変換部４５に送る。

次にページ境界に筐たかる次のページの先頭アドレスの
計算を行なう。このｇ′を算はまず（ＪＰＡＢ２／Ｏ　
　の仮想ページ番号（（ＪＰＡＲのｂｉｔ　　１２〜３
１）金ＮＰＧＲ２１４に一担記憶し、次にＮＰＧＲ（信
号２２０により、仮想ページ番号と下位ｂｉｔＯ〜１１
に０を入れた値を結合したデータ２２１及び定数０００
０／Ｏ００Ｈを加算器２９に入力するＣ本実施例でにペ
ージサイズ＝４にバイトを仮定しているので次のページ
の先頭アドレスを計算するためだ数／Ｏ００Ｉ−１を加
算している〕。

そして）ＪＯ算結果として矢のページの先頭アドレスを
アドレスバス２１２に出力し、アドレス変換部４５に送
る。同時にＴＡＧＲ２１６のタグ情報もタグバス２１８
に出力しアドレス変換部に送る。このときタグ情報のｂ
ｉｔ９（ＮＰＧ）ｔ”１″にする。

２　メモリマツブトＩ／Ｏの場合 ’１’ＡＧＲ２１６のタグ情報Ｍ／ＩＯ”　１″でメモ
リ空間を示し、且つアドレス変換部４５刀１らのＩ（Ｊ
ＡＣ信号２１９が′１″（メモリマツブトＩ／Ｏである
ことを示す）の場合には、（ＪＰＡＲ２／Ｏに格納され
ているメモリオペランドの実効アドレスをアドレスバス
２１２に出力しアトし　　レス変換部４５に送る。同時
Ｋ　ＴＡｅａ　２１６のタグ情報もタグバス２１８に出
力しアドレス変換部４５に送る。このときタグ情報ｋｌ
　／　ＩＱ　ｆ″′０”にし送出する。このことにニジ
メモリ空間へのアクセスは１／Ｕ空間へのアクセスに変
換される。

３、　　Ｉ　／　（−１アクセスの場合ＴＡＧＲ２１６
（７）夕ｆ情＠　Ｍ／Ｉ（Ｊ　　カ”　Ｏ”の場合に０
ＰＡＲ２／Ｏに格納されているし０オペランドの実効ア
ドレスをアドレスバス２１２に出力し、アドレス変換部
４５に送る。同時にＴＡＧＲ２１６のタグ１身報もタグ
バス２１８に出力しアドレス変換部４５に送る。

ＴＬＢｉ−１その内部のアドレス比較部１２１Ｃ仮想ペ
ージ番号、データメモリ部１４に実ページ番号、保護情
報、ＭＰＩＯｉｉ！ｉ報を記憶する。仮想記憶方式全採
用する情報処理装置では上記雲上にページテーブル３１
．ページ記述子３２金持ち、こｎらの記述子中に′、〈
アドレス３２７．保護情報３２６などが入っている。そ
して仮想アドレス→冥アドレス変換ヲ高速化するため、
セグメノト記連子、ページ記述子中にある情報のコピー
１ＴＬＢに持つ。本発明ではページ記述子３２中にＭＰ
ＩＯ情報３２３を持たせ、このＩＯ債報が′１”であれ
はこのページ記述子の示すページがＩ／Ｏ／Ｏ中マツプ
されることを示し、０′であれはメモリ空間であること
を示す。

このＭＰＩ（Ｊ　　ｉ゛イ報１“ＬＢに記憶さｎる。

実効アドレス計算部から送ら九た実効アドレス（仮想ア
ドレス）はＶＡＲＩＩＫ浴１６さｎる。

同時に送られるタグｔｒｉ　Ｔ’Ｌ”ＡＧＲ，１６に格
納される。セしてＶＡＲＩＩ　　のページ内オフセット
（ＶＡＲｂｉｔ□〜１１）′ｌｔ除いた部分（ＶＡ几の
ｂｉｔ１２−３１）（仮想ページ番号という）をＴＬＢ
の仮想アドレス部に記憶されている仮想ページ番号と比
較し、一致する仮想ページ番号が６ｆｌば、その仮想ペ
ージ番号に対応する’１’　Ｌ　Ｂのデータメモリ部の
エントリ６ＲＡＲ１５に抗出す。

このデータメモリ部には実ページ番号、保護情報、Ｉ／
Ｏ情報が記憶されている。

読出されたＲ、ＡＲ，１５中の夷ベージ番号〔ル山ｂｉ
ｔ１２−３１ンは　ＶＡＲＩＩ２に格納されている仮想
アドレスのページ内オフセッ）　（ＶＡＲｂｉｔｏ−３
１）と組合せて実アドレス金形成しアドレスバス１１１
に出力し、主記憶制御装置に送られる。

ＲＡＲ１５中の保護情報（ＲＡＲｂｉｔ　２〜１１）は
保蝕チェック機構１８に送られる。

保護チェック接衝けＴ’ｌ’ＡＧＲ１６中の情報をデコ
ーダ１７によってデコードされたアクセスタイプなどの
情報及びＲＡＲ１５からの保護情報。

及び命令実行部からの実行レベルなどの情報からアクセ
スが妥当であるかをチェックし、保護例外を検出すれば
それを命令実行部に知らせる。

ＲＡＲ１５中ノｌ／Ｏ（１７報（ＢＡＲｂｉｔＯ）（Ｍ
ＰＩ（Ｊという）ＵＩＵ検出部１９に送られる。

Ｉ／Ｏ検出部はＭＰ　Ｉ　Ｏｆｊ５″″ｌ”のときはＴ
ＴＡＧＲ１６のＭ／ＩＯ情報を＠０”にしてＩ／Ｏ空間
金示す様にして主記憶制御装ｆに送る。またＭＰＩＯが
Ｌ″のときはＥＡＵにｌ０ＡＣ＝”ｌ”として、メモリ
マツブトＩ／Ｏであることを知らせる。ＴＴＡＧＲ１／
Ｏの情報は実アドレスを主記憶制御装置に送るのと同時
に送られる。このとき前記の様にメモリマツブトＩ／Ｏ
の場合にはＭ／ＩＯ情＠に′０”　Ｉ／Ｏ空間を示すよ
うにかえられ、またＶ／Ｒ情報（仮想アドレスか実アド
レスかを示す信号）も＊　０　＃実アドレスを示す様に
かえてＴＢＵＳに出力され、主記憶制御装置に送られる
。主記憶制御装置は送られた実アドレス及びタグ情報に
ょシメモリ空間又げＩ／（Ｊ空間全アクセスする。Ｍ／
ＩＱ情報がＩｌｏを示すときＣ″″Ｏ”）Ｈ１実アドレ
ス’１Ｉ／Ｏボートアドレスとして出力しＩ／Ｏ空間全
アクセスする。Ｉ／Ｃ１報がメモリ空間を出すときＣ′
″１”）ｆｌ、実アドレスを主記憶アドレスとして出力
し、メモリ空間をアクセスする。

〔発明の効果〕

以上説明した様に、メモリマップトエ／Ｏ情報をページ
記述子ｖｃ待たせて、それをＴＬＢ内にも記憶させるこ
とによシ、中央処理装置内でメモリマツブトＩ／Ｏ’ｉ
検出することができ、主記憶制御装置はＩ／Ｏ空間にマ
ツプさルたメモリオペランドアクセス金Ｉ／Ｏアクセス
に切換えて、入出力１ｔｔ−アクセスすることが可能に
なる。こｎによりメモリアクセスとＩ／Ｏアクセスを分
離することにより、第１の欠点（主記憶装置に高速化手
法としてインターリーブ構成方法などが可能であｈが入
出力装置では難しい）が解決される。

また、実効アドレス計算部がＴＬＢからメモリマツプ）
Ｉ／Ｏ情報ヲ受取ることにより第２の欠点（ベージング
方式の仮想記憶方式を採用し、且つバイト単位でオペラ
ンドアドレスを指定可能な中央処理装置においては、オ
ペランドが複数のページにまたがる場合がめるが、メモ
リマノブトＩ／（Ｊ空間とメモリ空間とではページにま
たがった場合の中央処理装置の動作が異なってくる）が
解決さｎる。

【図面の簡単な説明】

第１図は本発明の実施例におけるアドレス変換部のブロ
ック図、第２図は本発明の実施例における実効アドレス
計算部のブロック図、第３図（ａ）。 ［ｂｌ　Ｈ本発明の実施例ＶＣＳ−けるアドレスｆｍテ
ーブル、ページ記述子の各フォーマット図、第４図は本
発明の実施例における中央処理装置の構成を示すプロッ
タ図、第５図は本発明の実施例におけるタグバスの保持
する情報を示すフォーマット図でめる０ １１・・・・・・実効アドレスレジスタ、１２・川・・
メモ’）ｓ　　１３・・・・・・エンコーダ、１４・山
・・メモリ％　１５・・・・・・レジスタ、１６・山・
・タグレジスタ、１７・・・・・・デコーダ、１８・・
・・・・検出回路、１９・・・・・・決定回路。 ７′ニー＼ 代理人　弁理士　　内　原　　　晋、／′：′Ｔ、’、
Ｉ−、−’、゛（′　　−・ ロ　　　　　　　　　　　　　　　　リ口　　　　。 く　　　　　　　　　　ど ニ ゲ Ｎへ → 牟４Ｗ

Claims (1)

【特許請求の範囲】
1. アドレス変換牽引機構、主記憶アクセスとＩ／Ｏアクセ
   スとを切換える入出力制御信号を生成するとともに実効
   アドレスを生成する実効アドレス計算部、及び入出力制
   御信号により主記憶アクセスとＩ／Ｏアクセスを切換え
   る主記憶制御装置とを備え、前記アドレス変換索引機構
   に実効アドレスおよび実アドレスを記憶するとともに入
   出力制御信号を記憶し、アドレス変換が行なわれるとき
   実効アドレスから実アドレスを読出すとともに前記入出
   力制御信号を読出し、Ｉ／Ｏアクセスを示す場合には、
   実効アドレス計算部から実効アドレスとともに得られた
   入出力制御信号をＩ／Ｏアクセスを示す様に切換えて前
   記実アドレスとともに主記憶制御装置に送り、主記憶制
   御装置が前記入出力制御信号により主記憶アクセスとＩ
   ／Ｏアクセスを切換えることを特徴とする情報処理装置
   。