JPS62109433A - アナログ・デイジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、アナログデータをディジタルデータに変換す
るアナログ・ディジタル変換装置に関する。

「従来の技術」 アナログ・ディジタル変換装置は、各種のアナログデー
タをディジタルコンピュータ等で処理したり解析する場
合に広く使用されている。放射線量の測定を行う場合も
同様で、例えば放射線スペクトロメータにおいては、放
射線量測定データをディジタル変換してこれを統計的に
解析処理することが行われている。

アナログ・ディジタル変換装置を、はぼ均等な幅の所定
数のチャネルを設けた物差しに例えると、この装置はち
ょうど、被測定アナログ信号の長さをこの物差しで測り
、これがチャネル何個分の長さに相当するかを求めて、
そのチャネル数を出力するというような動作をする。

第１３図に長さしの被測定アナログ信号１を、チャネル
２の幅がβの物差し３で測定するところを示した。

図の■のように、物差し３の右端と被測定信号１の右端
の位置をそろえて、被測定アナログ信号１の左端をみる
と、これは、物差し３の“ｎ−４“番のチャネルに位置
している。その測定値は長さで示すと！דｎ−３”と
なる。このような原理で動作するアナログ・ディジタル
変換装置からは、“ｎ−４”に相当するディジタル信号
が出力される。“ｎ−４”番のチャネルも幅ｌのチャネ
ルであって、この幅ｌは物差し３の最小単位であるから
最大ｐの測定誤差が生じ得る。従ってチャネル幅が狭く
チャネル数の多い物差しほど測定精度が高くなる。

通常、チャネルの幅ｐにも、ばらつきが生じ１）る。す
べてのチャネルの幅が全長にわたって等しくないと、得
られるデータの忠実性が不十分となるが、このチャネル
の幅の不均一性を微分非直線性と呼んでいる。

アナログ・ディジタル変換装置におけるこの微分非直線
性を向上させるための方法として、キャパシタの充放電
現象を利用したウィルキンソン法という方法が良く知ら
れている。これは、特に高精度のアナログ・ディジタル
変換を要する装置に広く使用されている。

一方、このウィルキンソン法に比べれば微分非直線性の
改善効果はやや劣るが、変換速度が速く積分直線性の良
い逐次近似式アナログ・ディジタル変換器も良く知られ
ている。この逐次近似式アナログ・ディジタル変換器の
微分非直線性改善のために、ガラティ“ＧＡＴＴＩ”の
イコライズ法という手法が開発されている。

第１３図を用いてそのイコライズ法を説明する。

先に説明したように、長さＬの被測定アナログ入力信号
１をほぼ均等な幅βを有するｎ個のチャネル２を設けた
物差し３で測定する。

ステップ■では、被測定アナログ入力信号１の右端と物
差し３の右端を一致させて、測定値“ｎ−４“を得た。

次のステップ■では、物差し３を被測定アナロク入力信
号）の右端より右方へ第゛′０”番のチャネルの幅βだ
けシフトさせて被測定アナログ入力信号１の長さを測定
する。ステップ■での測定値は”　ｎ　−３”であるが
、物差し３を右へ１チャネル分シフトさせたことを考慮
して上記測定値から“１″を差し引き“”　ｎ　−４”
を１尋る。

ステップ■で更に右方へ第“１゛′番のチャネルの幅ｌ
だけ物差し３をシフトさせて同様の測定を行うと、今度
は“ｎ−１″という測定値が（尋られる。これからシフ
ト分を差し引いて測定値“ｎ−３”を得るが、この値は
ステップ■、■の測定値と相違している。これはこの物
差し３のチャネルの幅２の不均一性から生じたものであ
る。

そこで、物差しを右方へ更に１チャネル分ずつシフトさ
せながらステップ■、ステップ■と適当な回数だけ同様
の作業をくり返して、得られたデータの平均値をとるよ
うにする。こうすれば、チャネルの幅の不均一性からく
る測定値の誤差が解消される。

「発明が解決しようとする問題点」 ここで、例えば４０９６個のチャネルを有するアナログ
・ディジタル変換器を用いて被測定アナログ入力信号を
測定する場合を考える。

放射線量測定等のように微分非直線性の十分な改善を要
求されるとき、第１３図で説明したような手法を用いて
、６４ステップ程度の測定を行いこれを平均する均一化
処理を行うことが好ましい。

ところが、第１３図に示すように、物差しをシフトさせ
ながら測定を行うと、最大シフ）ｆｆｉＤを物差しの長
さから差し引いた長さ以上の被測定アナログ入力信号の
測定をすることができない。すなわち、６４ステツプの
均一化処理を行うには４０９６個のチャネルのうち測定
に有効なチャネルは、これから６４個を差し引いた４０
３２個となり、残りの６４チヤネルは無効なものとなる
。

この結果、実質的にこのアナログ・ディジタル変換器の
分解能を低下させてしまうことになる。

微分非直線性の一層の改善のために、−この均一化処理
のステップ数を更に増加させようとすれば、ますます有
効チャネル数は減少する。

反面、近年、測定器等の精度はますます向上し、より高
精度のより多チャネルのアナログ・ディジタル変換装置
が要求されている。特に、放射線スペクトル測定等の分
野では、高精度で測定されたデータを分解能の高いアナ
ログ・ディジタル変換器を用いて十分な均一化処理を施
してコンピュータで解析することが必要とされる。

アナログ・ディジタル変換器のチャネル数を十分多いも
のとすればこの点は解決するが、アナログ・ディジタル
変換器はチャネル数の増大に伴って著しくその価格も上
がり、経済性の面で好ましくない。

本発明は以上の点に着目してなされたもので、通常のア
ナログ・ディジタル変換器の最大変換籟を越えた入力信
号をも変換処理することができ、かつその出力信号の微
分非直線性を改善する平均化処理を行うことのできるア
ナログ・ディジタル変換装置を提供するものである。

「問題点を解決するための手段」 本発明のアナログ・ディジタル変換装置は、アナログ入
力信号を受けいれアナログ・ディジタル変換器を用いて
ディジタル出力信号を得るものにおいて、あらかじめ設
定した所定の基＄値とイコライズカウンタの出力するカ
ウント値とから導かれる２種以上のディジタルペデスタ
ル信号を作成するチャネル幅平均化回路と、上記ディジ
タルペデスタル信号をアナログ変換してアナログペデス
タル信号を得るディジタル・アナログ変換器と、上記ア
ナログ・ディジタル変換器の前段に設けられ上記アナロ
グ入力信号と上記アナログペデスタル信号とを用いて演
算処理を行うアナログ演算器と、上記アナログ・ディジ
タル変換器の後段に設けられてこのディジタル変換出力
と上記ディジタルペデスタル信号とを用いて演算処理を
行い上記アナログ入力信号に対応するディジタル出力信
号を得るディジタル演算器と、上記アナログ演算器とデ
ィジタル演算器とチャネル幅平均化回路の動作を制御す
る切り換え段差平均化回路とが設けられ、この切り換え
段差平均化回路は、上記アナログ入力信号のレベルと所
定の基準レベルとを比較してその結果から適切なレベル
の基準値を選択し、かつその基準レベルを周期的に変化
させることを特徴とするものである。

「作用」 本発明において、ペデスタル信号とは、上述した均一化
処理のために、アナログ人カイｉ号をアナログ・ディジ
タル変換器のチャネルに対してシフトさせる、シフト量
を表わす信号である。本発明の装置は、アナログ入力信
号がアナログ・ディジタル変換器でそのまま変換できる
値を越えるとき、あらかじめこの入力信号からペデスタ
ル信号を減算して、変換後に再びこれを加算するように
する。

そして、ペデスタル信号を２種以上作成してアナログ・
ディジタル変換器のチャネルの平均化をおこなう。ペデ
スタル信号は、所定の基準値とカウント値とを加算する
等の処理によって得られる。

このペデスタル信号に含まれる基準値を２種以上用意し
て、通常のアナログ・ディジタル変換器の最大変換値を
越えた入力信号をも変換処理することを可能にした。ま
た基準値選択のための基準レベルを変化させて平均化処
理を行うことにより、基準値の前後における微分非直−
性の改善をはかることができる。

「実施例」 （ブロック図の説明） 第１図は本発明のアナログ・ディジタル変換装置の実施
例を示すブロック図である。

このアナログ・ディジタル変換装置には、入力端子１１
の側から順に、アナログ演算器１２とアナログ・ディジ
タル変換器１３とディジタル演算器１４が設けられてい
る。そして、この他に、チャネル幅平均化回路１６と、
ディジタル・アナログ変換器１７および切り換え段差平
均化回路１８とが設けられている。

このアナログ・ディジタル変換装置は、入力端子１１に
人力したアナログ入力信号２１をアナログ・ディジタル
変換器１３で変換して、これに対応するディジタル出力
信号２２を１与るものである。

アナログ・ディジタル変換器１３には、例えば０　［ｍ
Ｖ］から４０９５［：ｍＶ］のアナログ入力信号を“０
”から“４０９５　”に相当する合計１２ビツトのディ
ジタル信号に変換して出力する回路を使用する。

アナログ演算器１２は例えば第２図に示すように、２つ
の入力信号を加算する既知の加算回路とする。この回路
は端子１２ａにアナログ入力信号を人力し、端子１２ｂ
に後で説明するアナログペデスタル信号を入力して、オ
ペアンプ１２Ｃによって両者の加算値を出力するよう動
作する。なおこの実施例では、端子１２ｂに人力するア
ナログペデスタル信号の極性を負に設定し、実質的に、
アナログ入力信号からアナログペデスタル信号を差し引
いた信号を出力するように動作させている。

また、この回路は、第３図ａに示すように、端子１２ｂ
に一定のオフセット値Ｆが人力したとき、端子１２ａに
人力したアナログ入力信号へがそのままのレベルに対応
するレベルで出力されるよう調整されている。

従って、同図すのように、端子１２ｂに信号Ｆ十Ｃが入
力すると信号ＡＣが出力され、同図Ｃのように、端子１
２ｂに信号Ｃが入力すると信号Δ−（Ｃ−Ｆ）が出力さ
れるよう動作する。

次に、ディジタル演算器１４は、第４図に示すように、
１２ビツトの２つのディジタル入力信号■と■を加算し
、あるいは、信号Ｉから信号■を差し引いて出力する既
知の集積回路等から構成される回路である。

これは、その制御端子１４ａに１”が人力すると上記加
算処理を行い、“０”が入力すると減算処理を行うよう
動作する回路である。また、信号■が入力する端子のう
ち、第１１番と第１２番の端子には、後で説明する基準
値りに相当する信号が入力し、第７番の端子には、オフ
セット値Ｆに１目当する信号が人力し、第０番から第６
番の端子にはカウント値Ｃが人力するよう結線されてい
る。従って、この信号■は実質的に、カウント値Ｃと基
準値りとオフセット値Ｆとを加算した内容の（言号とな
る。

再び第１図へもどって、切り換え段差平均化回路１８は
、基準レベル発生器２６と、そこから出力された２種の
基準レベルＴ、■とアナログ入力信号２１とを比較する
比較回路２７．２８と、この比較結果から所定の制御信
号ＴＨＤＨ１Ｔ　ＨＤ　Ｌを出力するロジック２９とか
ら構成されている。

基準レベル発生器２６は、例えば第５図に示すように、
２台の発振器を内蔵しており、発振器Ｉ２６ａは、例え
ば２０００ＣｍＶ］を中心に数十ミリボルトの振幅で振
動する電圧を出力する。また、発振器ｎ２６ｂは４００
０［：ｍＶ：］を中心に同様に振動する電圧を出力する
。この２０００（ｍ　Ｖ）と４０００（ｍＶ）というレ
ベルを、本発明において、基準レベルと呼ぶことにする
。

２台の比較回路２７．２８は、アナログ入力信号２１が
上記２種の基準レベルと比較してどのレベルにあるかを
判定し、ＴＴＬレベルの信号（Ｔ　ＨＤ　Ｈ）と信号（
ＴＨＤＬ）とを出力する。

第６図はこの関係を表わすグラフである。

すなわち、アナログ入力信号２１ａが基準レベルＩ以下
のときと、基準レベル【とＨの間にあるときと、基準レ
ベル■以上のときとで、信号ＴＨＤＨとＴＨＤＬの内容
はそれぞれ、＋１　Ｑ　１１゜０゛、“０”、１″、“
１”、パ１”、という組合せとなる。

ロジック２９は、この比較回路２７．２８の出力信号か
ら、一定の規則の出力信号ＡＨ，ＡＬを得る論理回路か
ら構成されている。これらの出力信号はディジタル信号
である。

このロジック２９の出力信号ＡＨ，ＡＬから、後で説明
する基準値りが得られ、一方比較回路２８の出力信号か
らオフセット値Ｆが得られる。

これらの信号の対応関係を第１表に示す。なお、（）内
は、その実質的な数値を示す。

第１表 また、この切り換え段差平均化回路１８には、比較回路
２８の出力信号ＴＨＤＬを反転してディジタル演算器１
４に送るインバータ３０が設けられている。

チャネル幅平均化回路１６は、例えば“０”から“６３
”までのカウント値Ｃを所定のクロック信号にタイミン
グを合わせて出力するカウンタ３１と、その補数を得る
補数作成器３２とから構成されている。これらの回路に
は既知のディジタル回路に多用されている回路素子をそ
のまま使用すればよい。

なお、補数作成器３２は、第７図に示すように、その制
御端子３２ａに“０”が人力すると、上記カウント値Ｃ
を各ビットごとに反転して補数を作成し、制御端子３２
ａに“１”が入力したときは、カウント値をそのまま出
力するいわゆるスルー動作を行う。この制御端子３２ａ
には、上記切り換え段差平均化回路１８の、比較回路２
８の出力信号ＴＨＤＬが入力するよう結線されている。

ディジタル・アナログ変換器１７は、第８図に示すよう
に、例えば１６ビツトのディジタル入力信号をアナログ
信号に変換して出力する回路である。この実施例の場合
、その上位１３ビツトのみを使用して結線を行っている
。

ここで、上記切り換え段差平均化回路１８のロジック２
９から出力される信号は、このディジタル・アナログ変
換器１７の第１１番と第１２番のビットに入力するよう
結線されている。これによって、ロジック２９の出力Δ
Ｉ」、ＡＬがそれぞれ“１”、“０”のときは、“４０
９６”に相当するディジタルデータがこのディジタル・
アナログ変換器１７に人力することになる。また、ＡＨ
。

ＡＬがそれぞれ“０”、“１”のときは、”　２０４８
“に相当するディジタルデータが人力することになる。

この２種のディジタルデータを本発明において基準値り
と呼んでいる。

また、切り換え段差平均化回路１８の比較回路２８の出
力信号ＴＨＤＬが、このディジタル・アナログ変換器１
７の第７番のビットに人力する。

これによって、このＴＨＤＬが１”のときは“１２８”
に相当するディジタルデータがディジタル・アナログ変
換器１７に人力することになる。

本発明において、このディジタルデータをオフ′セフ）
値Ｆと呼ぶことにする。チャネル幅平均化回路１６の出
力するカウント値Ｃ（これが補数の場合も含む）は、こ
のディジタル・アナログ演算器１７の第０番から第６番
の端子に人力する。

また本発明において、上記基準値りとカウント値Ｃ等を
加算したものをディジタルペデスタル信号と呼ぶことに
する。このディジタルペデスタル信号は、先に説明した
ように、ディジタル・アナログ変換器１７に入力する一
方、第４図に示したディジタル演算器１４の入力端子■
にも人力する。

ただし、カウント値Ｃは特定の場合、ディジタル・アナ
ログ変換器１７に対して補数化されて人力する。また、
オフセット値Ｆはディジタル・アナログ変換器１７に人
力する一方、これが反転されたものがディジタル演算器
１４に人力する。ディジタル・アナログ変換器１７の出
力信号は、このディジタル・ペデスタル信号（Ｄ＋Ｃに
相当する信号〉かあるいはこれにオフセット値Ｆを加え
たディジタル信号に対応するものとなる。

本発明において、この出力信号をアナログ・ペデスタル
信号と呼ぶことにする。このアナログ・ペデスタル信号
がアナログ演算器１２に人力することは先に説明したと
おりである。

（装置の動作の説明） このアナログ・ディジタル変換装置は、第６図に示した
ように、アナログ入力信号のレベルによって３通りの動
作を行う。

まずアナログ入力信号のレベルが最も高い、基準レベル
■を越えている場合の動作を説明する。

このとき、第１図において、ロジック２９から出力され
る信号ＡＨ，ＡＬは、それぞれ”１″″、′″０”とな
る。

また、比較回路２８の出力信号ＴＨＤＬは“１”となる
。そして、補数作成器３２の制御端子に“１″が人力し
、これは先に説明したスルー動作を行う。

従って、ディジタル・アナログ変換器１７にはカウンタ
の出力するカウント値“０”〜“６３″のいずれかと、
オフセット値“１２８”と基準値“４０９６″の合計値
に相当する信号が人力することになる。

この信号の処理動作を第９図に図示した。この第９図に
おいて、ディジタル・アナログ変換器（ＤＡＣ）１７は
、ディジタル入力信号Ｄ＋Ｆ＋Ｃに相当するアナログ出
力信号り十Ｆ＋Ｃを１辱で、これをアナログ演算器（Ｓ
ＵＢ）１２に送る。アナログ演算器（ＳＵＢ）１２は、
この信号Ｄ＋Ｆ十Ｃをアナログ入力信号Ａから差し引い
て信号Ａ−（Ｄ十Ｃ）を得る。なお、このときオフセッ
ト値Ｆに相当する分が信号Ｄ＋Ｆ十Ｃからあらかじめ差
し引かれることは、゛第３図で説明したとおりである。

この信号はアナログ・ディジタル変換器１３によってデ
ィジタル信号Ａ−（Ｄ＋Ｃ）に変換される。

ディジタル演算器１４は、この信号 Ａ−（Ｄ十Ｃ）と、先にディジタル・アナログ変換器１
７の入力信号として使用した基準値りとカウンタの出力
するカウント値Ｃとを加算する。なお、このとき、ディ
ジタル演算器に人力するオフセット値は０”である。

この演算結果は、（Ａ−（Ｄ＋Ｃ））＋ＣＤ＋Ｃｌとな
り、もとのアナログ入力信号へに相当するディジタル出
力信号を１尋る。

この動作が、同一のアナログ入力信号について、カウン
タ３１の出力するカウント値“０″から“６３″までの
合計６４回実行されて、ディジタル演算器１４の出力側
に接続された図示しないコンピュータ等に蓄積され、統
計処理されることになる。これによって、アナログ・デ
ィジタル変換器１３のチャネルの平均化を行うことがで
きる。

このように、アナログ・ディジタル変換器１３は、変換
範囲（４０９６チヤネル）越えた入力信号が到来しても
、入力信号Ａから（Ｄ＋Ｃ）を差し引いた（４０９６〜
４１５９チヤネル）の入力範囲で動作している。

次にアナログ入力信号のレベルが基準レベルＩよりも高
くかつ基準レベル■よりも低いときの動作を説明する。

このときは、第１図のロジック２９から出力される信号
ＡＨ，ＡＬは、それぞれ′０”、“１”となる。

その他の回路動作は、アナログ入力信号が基準レベル■
を越えた場合と全く同様で、基準値Ｄ；２０４８として
その処理が実行される。

最後に、アナログ入力信号が基準レベルエ以下の場合の
動作を説明する。

この場合、第１図のロジック２９から出力される信号Ａ
ＨＳＡＬはいずれも′０”で、また比較回路から出力さ
れる出力信号ＴＨＤＬも“０゛となる。

また、これによってカウント値Ｃは補数化される。この
補数化されたカウント値をＣ＊と表示すると、この回路
は第１０図に示したように動作する。

まず、ディジタル・アナログ変換器１７には補数化され
たカウント値Ｃ＊が入力し、これに対応するアナログ信
号Ｃ＊が得られる。

この信号Ｃ＊が、アナログ入力信号Ａと共にアナログ演
算器１２に入力すると、先に説明したオフセット値Ｆに
相当する値Ｆが加わった信号Ａ−（Ｃ＊−Ｆ）が得られ
る。これがアナログ・ディジタル変換器１３によってデ
ィジタル信号に変換されてディジタル演算器１４に人力
する。

ディジタル演算器１４のもう一方の入力端子には、切り
換え段差平均化回路１８から出力された信号ＴＨＤＬが
インバータ３０を経て１”に反転し、これが“１２８”
に相当する信号Ｆとして人力する。また、カウンタ３１
からはディジタル・アナログ変換器１７に人力する信号
Ｃ＊の補数に相当するカウント値Ｃが人力する。

ディジタル演算器１４の制御端子１４ａ（第４図）には
信号ＴＨＤＬが人力して、ディジタル演算器１４は減算
処理を行うモードに切り換えられている。

この結果、ディジタル演算器１４において、［Ａ−（Ｃ
＊−Ｆ））−（Ｆ＋Ｃ＋　１　）の演算処理が実行され
、同様としてアナログ入力信号Ａに対応するディジタル
出力信号を得ることができる。

この実施例の場合、ディジタル・アナログ変換器１７に
人力するカウント値Ｃ＊とディジタル演算器１４に入力
するカウント値Ｃとが互いに補数の関係にされている。

こうすると、ディジタル演算器１４の入力端子に入力す
るＦ＋Ｃ＋　１を用いて減算処理をすれば、ただちに（
Ｆ−Ｃ＊）の減算処理を行うことができる。このことか
ら、補数作成器３２はディジタル・アナログ変換器１７
の入力側でなく、ディジタル演算器１４の入力端に設け
ても同じ結果を得る。

このように、一定のオフセット値Ｆを設けておけば、ア
ナログ入力信号Ａがカウント値Ｃの最大値（ここでは“
′６３”）より小さい値となったときも、アナログ演算
器１２における減算処理に支障を生じることが無い。

一方、第６図に示すように、このような所定の基準レベ
ル■、■を設け、これを固定して演算処理方法を切り換
えると、その出力データに不連続点が生じるおそれがあ
る。その結果は第１１図に示すようになってしまう。

そこで、本発明のアナログ・ディジタル変換装置では、
基準レベルを適当な範囲で振動させて、その前後の測定
値の平均化を行っている。

「変形例」 以上は１２ピツ）（４０９６チヤネル）のＡＤＣを用い
１３ビツト（８１９２チヤネル）にする場合であったが
、本発明のアナログ・ディジタル変換装置は以上の実施
例に限定されない。第１２図はその変換範囲をさらに拡
張する例を示してしる。例えば変換範囲１６３８４チヤ
ネルを実現する場合第１図に示した比較回路２７．２８
に相当するものを６個準備する。そして、これらに人力
する基準レベルを１２２８８． ８１９２．４０９６の上下に配置することにより実現で
きる。その値を、図中、ＶＬＩ、ＶＨＩ、ＶＬ２、Ｖ　
Ｈ２、ＶＬ３、ＶＨ３と表示した。また、ハツチングを
付した部分はペブルタル量に相当する。

また、基準レベルは周期的でなく、ランダムに変化させ
るようにしても何等さしつかえない。

さらに、アナログあるいはディジタル演算器は、加算動
作を行うものでも減算動作を行うものでもいずれでもよ
く、一方で減算した場合、他方で加算するような動作を
行うように制御することができればそれでよい。

また、カウンタは所定のカウント値を出力するものであ
ればよく、例えばマイクロプロセッサ等からランダムな
カウント値を出力するようなものであってもさしつかえ
ない。

「発明の効果」 以上説明した本発明のアナログ・ディジタル変換装置は
、ディジタル・アナログ変換器の変換能力を大幅にアッ
プすることができ、また、それに伴う微分非直線性も十
分に改善することができるものである。

【図面の簡単な説明】

第１図は本発明のアナログ・ディジタル変換装置の実施
例を示すブロック図、第２図はこれに使用するアナログ
演算器の詳細を示す結線図、第３図はその動作説明図、
第４図はアナログ・ディジタル変換器の詳細を示す結線
図、第５図は基準レベル発生器の詳細な動作説明図、第
６図は本発明のアナログ・ディジタル変換装置の基準レ
ベルと入力信号との関係を示すの説明図、第７図は補数
作成器の詳細を示す結線図、第８図はディジタル・アナ
ログ変換器の詳゛細を示す結線図、第９図と第１０図は
本発明のアナログ・ディジタル変換装置の動作説明図、
第１１図はその演算法の切り換えにより生じる段差の平
均化処理の説明図、第１２図はその変形例を示す変換範
囲の説明図、第１３図は一般的なチャネルの平均化処理
の説明図である。 １２・・・・・・アナログ演算器、 １３・・・・・・アナログ・ディジタル変換器、１４・
・・・・・ディジタル演算器、 １６・・・・・・チャネル幅平均化回路、１７・・・・
・・ディジタル・アナログ変換器、１８・・・・・・切
り換え段差平均化回路。 出　　願　　人 日本原子力事業株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. １、アナログ入力信号を受けいれアナログ・ディジタル
   変換器を用いてディジタル出力信号を得るものにおいて
   、あらかじめ設定した所定の基準値とイコライズカウン
   タの出力するカウント値とから導かれる２種以上のディ
   ジタルペデスタル信号を作成するチャネル幅平均化回路
   と、このディジタルペデスタル信号をアナログ変換して
   アナログペデスタル信号を得るディジタル・アナログ変
   換器と、前記アナログ・ディジタル変換器の前段に設け
   られ前記アナログ入力信号と前記アナログペデスタル信
   号とを用いて演算処理を行うアナログ演算器と、前記ア
   ナログ・ディジタル変換器の後段に設けられてこのディ
   ジタル変換出力と前記ディジタルペデスタル信号とを用
   いて演算処理を行い前記アナログ入力信号に対応するデ
   ィジタル出力信号を得るディジタル演算器と、前記アナ
   ログ演算器とディジタル演算器とチャネル幅平均化回路
   の動作を制御する切り換え段差平均化回路とが設けられ
   、この切り換え段差平均化回路は、前記アナログ入力信
   号のレベルと所定の基準レベルとを比較してその結果か
   ら適切なレベルの基準値を選択し、かつ前記基準レベル
   を適時変化させることを特徴とするアナログ・ディジタ
   ル変換装置。