JPS62119613A - 半導体集積回路の内部電源電圧発生回路 - Google Patents
半導体集積回路の内部電源電圧発生回路Info
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- JPS62119613A JPS62119613A JP60260195A JP26019585A JPS62119613A JP S62119613 A JPS62119613 A JP S62119613A JP 60260195 A JP60260195 A JP 60260195A JP 26019585 A JP26019585 A JP 26019585A JP S62119613 A JPS62119613 A JP S62119613A
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- power supply
- internal power
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、半導体集積回路において、外部電源をもと
に、集積回路チップ上で内部電源電圧を発生する回路に
関するものである。
に、集積回路チップ上で内部電源電圧を発生する回路に
関するものである。
第５図は従来の抵抗分割による内部電源電圧発生回路を
示す。図において、１８は抵抗値Ｒ８を有する抵抗で、
一端は正の外部電源Ｖｃｃに接続され他端はノードＮ８
に接続されている。また１９は抵抗値Ｒ９を有する抵抗
で、一端はノードＮ８に接続され他端はグランド端子に
接続されている。
示す。図において、１８は抵抗値Ｒ８を有する抵抗で、
一端は正の外部電源Ｖｃｃに接続され他端はノードＮ８
に接続されている。また１９は抵抗値Ｒ９を有する抵抗
で、一端はノードＮ８に接続され他端はグランド端子に
接続されている。
ノードＮ８から取出された出力端子Ｖ１には、という電
圧が発生しており、これを半導体集積図。
圧が発生しており、これを半導体集積図。
路の内部電源電圧として使用する。
今、簡単のためＲ１１＝ Ｔ？ ’）であるとすると、
端子ｖ１にはＶｌ −（１／２）Ｖｃｃの電圧が発生す
る。
端子ｖ１にはＶｌ −（１／２）Ｖｃｃの電圧が発生す
る。
従来の内部電源電圧発生回路は、以上のように構成され
ており、常に抵抗８及び９を介して、外部電源Ｖｃｃか
らグランド端子に電流が流れており、消費電力が大きく
・なるという欠点がある。さらにはこの消費電力を小さ
くしようとして、抵抗８及び９の抵抗値Ｒ８及びＲ９を
大きくするとノードＮ８の出力インピーダンスが高くな
り、ノードＮ８から大電流を取り出せな（なるという欠
点がある。
ており、常に抵抗８及び９を介して、外部電源Ｖｃｃか
らグランド端子に電流が流れており、消費電力が大きく
・なるという欠点がある。さらにはこの消費電力を小さ
くしようとして、抵抗８及び９の抵抗値Ｒ８及びＲ９を
大きくするとノードＮ８の出力インピーダンスが高くな
り、ノードＮ８から大電流を取り出せな（なるという欠
点がある。
この発明は以上のような欠点をなくするためになされた
もので、低消費電力で、しかも出力インピーダンスの低
い半導体集積回路の内部電源電圧発生回路を得ることを
１」的とする。
もので、低消費電力で、しかも出力インピーダンスの低
い半導体集積回路の内部電源電圧発生回路を得ることを
１」的とする。
この発明に係る半導体集積回路の内部電源電圧発生回路
は、内部電源電圧の上限または下限のいずれか一方の電
圧よりＮチャンネルＭＯＳトランジスタの閾値電圧骨だ
けレベルシフトした電圧を発生する第１の基準電圧発生
回路と、内部電源電圧の上限または下限の他方の電圧よ
りＰチャンネルＭＯＳトランジスタの閾値電圧骨だけレ
ベルシフトした電圧を発生する第２の基準電圧発生回路
と、上記第１．第２の基準電圧発生回路によりそれぞれ
制御されるＮ、ＰチャンネルＭＯＳトランジスタからな
る内部電源電圧出力段とを設けたものである。
は、内部電源電圧の上限または下限のいずれか一方の電
圧よりＮチャンネルＭＯＳトランジスタの閾値電圧骨だ
けレベルシフトした電圧を発生する第１の基準電圧発生
回路と、内部電源電圧の上限または下限の他方の電圧よ
りＰチャンネルＭＯＳトランジスタの閾値電圧骨だけレ
ベルシフトした電圧を発生する第２の基準電圧発生回路
と、上記第１．第２の基準電圧発生回路によりそれぞれ
制御されるＮ、ＰチャンネルＭＯＳトランジスタからな
る内部電源電圧出力段とを設けたものである。
この発明においては、内部電源電圧出力段が第１、第２
の基準電圧発生回路の出力電圧により設定される一定の
範囲内で内部電源電圧を出力し、該内部電源電圧出力段
を構成する２つのトランジスタの少なくとも一方は必ず
非導通状態にあるから、該トランジスタのトランジスタ
サイズを大きくして低出力インピーダンスとしても電力
消費は少ない。
の基準電圧発生回路の出力電圧により設定される一定の
範囲内で内部電源電圧を出力し、該内部電源電圧出力段
を構成する２つのトランジスタの少なくとも一方は必ず
非導通状態にあるから、該トランジスタのトランジスタ
サイズを大きくして低出力インピーダンスとしても電力
消費は少ない。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示す半導体集積回路の内
部電源電圧発生回路であり、この発明は１１−ヤンネル
ＭＯ３Ｉ−ランジスタとＰチャンネルＭＯＳトランジス
タの両方を用いたＣＭＯ３回路によく適用されるので、
以下、このＣＭＯ３回路を例にとって説明する。
部電源電圧発生回路であり、この発明は１１−ヤンネル
ＭＯ３Ｉ−ランジスタとＰチャンネルＭＯＳトランジス
タの両方を用いたＣＭＯ３回路によく適用されるので、
以下、このＣＭＯ３回路を例にとって説明する。
図において、３は第１の基準電圧発生回路で、抵抗１．
２及びＮチャンネルＭＯＳトランジスタＱ１で構成され
ている。この基準電圧発生回路３において、１１よ１１
（抗値Ｒ１を有する抵抗で、一端は外部電源（第１のノ
ル準１！ｌ＋：）端子Ｖｃｃに接続され、他端はノード
Ｎｌに［Ｋ続されている。ＱｌはＮチャンネルＭＯ５）
ランジスタでそのゲートとドレインはノードＮ１にト於
統され、ソースはノードＮ２に接続されている。２ ｔ
、ｌ ＩＩＩ抗値Ｒ２を有する抵抗で、一端はノードＮ
２に接続され、他端はグランド（第２の基準電圧）端子
に接続されている。
２及びＮチャンネルＭＯＳトランジスタＱ１で構成され
ている。この基準電圧発生回路３において、１１よ１１
（抗値Ｒ１を有する抵抗で、一端は外部電源（第１のノ
ル準１！ｌ＋：）端子Ｖｃｃに接続され、他端はノード
Ｎｌに［Ｋ続されている。ＱｌはＮチャンネルＭＯ５）
ランジスタでそのゲートとドレインはノードＮ１にト於
統され、ソースはノードＮ２に接続されている。２ ｔ
、ｌ ＩＩＩ抗値Ｒ２を有する抵抗で、一端はノードＮ
２に接続され、他端はグランド（第２の基準電圧）端子
に接続されている。
６は第２の基準電源電圧発生回路で、抵抗４゜５及びＰ
チャンネルＭＯＳトランジスタＱ２で構成されている。
チャンネルＭＯＳトランジスタＱ２で構成されている。
この基準電圧発生回路６において、４は抵抗値Ｒ４を有
する抵抗で、一端は電源電圧端子Ｖｃｃに接続され他端
はノードＮ４に接続されている。Ｑ２はＰチャンネルＭ
ＯＳトランジスタで、そのドレインはノードＮ４に接続
され、ゲートとソースはノードＮ６に接続されている。
する抵抗で、一端は電源電圧端子Ｖｃｃに接続され他端
はノードＮ４に接続されている。Ｑ２はＰチャンネルＭ
ＯＳトランジスタで、そのドレインはノードＮ４に接続
され、ゲートとソースはノードＮ６に接続されている。
５は抵抗値Ｒ５を有する抵抗で、一端はノードＮ６に接
続され他端はグランド端子に接続されている。
続され他端はグランド端子に接続されている。
７は内部電源電圧出力段で、ＮチャンネルＭＯＳトラン
ジスタＱ３とＰチャンネルＭＯＳトランジスタＱ４から
構成されている。この内部電源電圧出力段７において、
Ｑ３はＮチャンネルＭＯＳトランジスタで、そのゲート
はノードＮ１に接続され、ドレインは電源端子Ｖｃｃに
接続され、ソースはノードＮ７に接続されている。Ｑ４
はＰチャンネルＭＯ３Ｉ−ランジスタで、そのゲートは
ノードＮ６に接続されドレインはノードＮ７に接続され
、ソースはグランド端子に接続されている。
ジスタＱ３とＰチャンネルＭＯＳトランジスタＱ４から
構成されている。この内部電源電圧出力段７において、
Ｑ３はＮチャンネルＭＯＳトランジスタで、そのゲート
はノードＮ１に接続され、ドレインは電源端子Ｖｃｃに
接続され、ソースはノードＮ７に接続されている。Ｑ４
はＰチャンネルＭＯ３Ｉ−ランジスタで、そのゲートは
ノードＮ６に接続されドレインはノードＮ７に接続され
、ソースはグランド端子に接続されている。
次に上記のように構成された半導体集積回路の内部電源
電圧発生回路の動作について説明する。
電圧発生回路の動作について説明する。
第１の基準電圧発生回路３において、抵抗１．２の抵抗
値Ｒ１，［え２をＲ１−１７２とし、Ｒ１及びＲ２の値
を大きくして電源端子Ｖｃｃとグランド端子ＧＮＤとの
間にわずかの電流が液れるようにすると、ノードＮ１に
はノードＮ２に対してＮチャンネルＭＯ３Ｉ−ランジス
タＱ１の閾値電圧Ｖ ＴＨＮ分だけ高い電圧が発生し、
ノードＮｌには（１／２）Ｖｃｃ＋ （１／２） ＶＴ
ＩＩＮ 、ノードＮ２には（１／２）Ｖｃｃ−（１／２
） ＶＴＩＩＮの電圧が発生ずる。
値Ｒ１，［え２をＲ１−１７２とし、Ｒ１及びＲ２の値
を大きくして電源端子Ｖｃｃとグランド端子ＧＮＤとの
間にわずかの電流が液れるようにすると、ノードＮ１に
はノードＮ２に対してＮチャンネルＭＯ３Ｉ−ランジス
タＱ１の閾値電圧Ｖ ＴＨＮ分だけ高い電圧が発生し、
ノードＮｌには（１／２）Ｖｃｃ＋ （１／２） ＶＴ
ＩＩＮ 、ノードＮ２には（１／２）Ｖｃｃ−（１／２
） ＶＴＩＩＮの電圧が発生ずる。
また第２の基準電圧発生回路６において抵抗４゜５の抵
抗値Ｒ４，Ｒ５をＲ４−Ｒ５とし、Ｒ４及びＲ５の値を
大きくして電源端子Ｖｃｃとグランド端子との間にわず
かの電流が流れるようにすると、ノードＮ６にはノード
Ｎ４に対してＰチャンネルＭＯＳトランジスタＱ２の閾
（ＩｔｌＥ Ｉ ＶＴＨＰ ｌだけ低い電圧が発生し
、ノードＮ６には（１／２）Ｖｃｃ−（１／２） ｌ
ＶＴＩ（Ｐ ｌ 、ノードＮ４には（１／２）Ｖｃｃ
＋（１／２） ｌ ＶＴＨＰ ｌの電圧が発生する。
抗値Ｒ４，Ｒ５をＲ４−Ｒ５とし、Ｒ４及びＲ５の値を
大きくして電源端子Ｖｃｃとグランド端子との間にわず
かの電流が流れるようにすると、ノードＮ６にはノード
Ｎ４に対してＰチャンネルＭＯＳトランジスタＱ２の閾
（ＩｔｌＥ Ｉ ＶＴＨＰ ｌだけ低い電圧が発生し
、ノードＮ６には（１／２）Ｖｃｃ−（１／２） ｌ
ＶＴＩ（Ｐ ｌ 、ノードＮ４には（１／２）Ｖｃｃ
＋（１／２） ｌ ＶＴＨＰ ｌの電圧が発生する。
また内部電源電圧出力段７を構成する、ＮチャンネルＭ
Ｏ３Ｉ−ランジスタＱ３のゲートにはノードＮ１が接続
されているので、（１／２）Ｖｃｃ＋（Ｌ／２）Ｖ Ｔ
ＨＮの電圧が印加されている。該ＮチャンネルＭＯＳト
ランジスタＱ３は５極管領域で動作しているので、その
ソースであるノードＮ７の電圧がゲート電圧より閾値電
圧Ｖ Ｔ）ＩＮだけ低い値、即ち、（１／２） Ｖｃｃ
（１／２） ＶＴＨＮより低くなると、トランジス
タＱ３が導通状態となり、ノードＮ７の電位が（１／２
） Ｖｃｃ −（１／２） ＶＴＨＮになる。一方、内
部電源電圧出力段７を構成するＰチャンネルＭＯＳトラ
ンジスタＱ４のゲートには、ノードＮ６が接続されてい
るので、（１／２）Ｖｃｃ−（１／２） ｌ ＶＴＨＰ
ｌの電圧が印加されている。このＰチャンネルＭＯ
ＳトランジスタＱ４も５極管領域で動作しているので、
そのドレインであるノードＮ７の電圧がゲート電圧より
閾値電圧ＩＶＴＨＰｔだけ高い値、即ち（１／２）Ｖｃ
ｃ＋（１／２） ｌ ＶＴ）ＩＰ ｌ ヨリ高＜ ナ
ルト、トランジスタＱ４が′Ｓ導通状態なり、ノードＮ
７の電位が（１／ ２） Ｖ ｃｃ −Ｌ （１／ ２
） ｌ Ｖ ＴＩＩＰ ｌになる。
Ｏ３Ｉ−ランジスタＱ３のゲートにはノードＮ１が接続
されているので、（１／２）Ｖｃｃ＋（Ｌ／２）Ｖ Ｔ
ＨＮの電圧が印加されている。該ＮチャンネルＭＯＳト
ランジスタＱ３は５極管領域で動作しているので、その
ソースであるノードＮ７の電圧がゲート電圧より閾値電
圧Ｖ Ｔ）ＩＮだけ低い値、即ち、（１／２） Ｖｃｃ
（１／２） ＶＴＨＮより低くなると、トランジス
タＱ３が導通状態となり、ノードＮ７の電位が（１／２
） Ｖｃｃ −（１／２） ＶＴＨＮになる。一方、内
部電源電圧出力段７を構成するＰチャンネルＭＯＳトラ
ンジスタＱ４のゲートには、ノードＮ６が接続されてい
るので、（１／２）Ｖｃｃ−（１／２） ｌ ＶＴＨＰ
ｌの電圧が印加されている。このＰチャンネルＭＯ
ＳトランジスタＱ４も５極管領域で動作しているので、
そのドレインであるノードＮ７の電圧がゲート電圧より
閾値電圧ＩＶＴＨＰｔだけ高い値、即ち（１／２）Ｖｃ
ｃ＋（１／２） ｌ ＶＴ）ＩＰ ｌ ヨリ高＜ ナ
ルト、トランジスタＱ４が′Ｓ導通状態なり、ノードＮ
７の電位が（１／ ２） Ｖ ｃｃ −Ｌ （１／ ２
） ｌ Ｖ ＴＩＩＰ ｌになる。
即ち、（１／２）Ｖｃｃ （１／２）ＶＴＩＩＮ ≦
ＶＱ≦（１／２）Ｖｃｃ＋（１／２） ｌ ＶＴＩＩＩ
’ Ｉとなる。
ＶＱ≦（１／２）Ｖｃｃ＋（１／２） ｌ ＶＴＩＩＩ
’ Ｉとなる。
このように出力端子ｖ ０１１を圧が（１／２）Ｖｃｃ
−（１／２）ＶＴＨＮと（１／２）Ｖｔ；ｃｌ（１／２
） ｌ ＶＴＩＩＰ ｌとの間にある時はトランジス
タＱ３及びＱ４は完全に非導通状態であり、内部電源電
圧出力段７において、電源端子Ｖｃｃからグランド端子
ＧＮＤに流れる電流はゼロである。基準電圧発生回路３
及び６において電源端子Ｖｃｃからグランド端子ＧＮＤ
に流れる電流は抵抗１，２．．４及び５の抵抗値Ｒ１、
Ｒ２，Ｒ４，及びＲ５を大きくすることにより極めて小
さくすることができるので、本実施例によれば、低消費
電力な内部電源電圧を発生する回路を実現することがで
きる。
−（１／２）ＶＴＨＮと（１／２）Ｖｔ；ｃｌ（１／２
） ｌ ＶＴＩＩＰ ｌとの間にある時はトランジス
タＱ３及びＱ４は完全に非導通状態であり、内部電源電
圧出力段７において、電源端子Ｖｃｃからグランド端子
ＧＮＤに流れる電流はゼロである。基準電圧発生回路３
及び６において電源端子Ｖｃｃからグランド端子ＧＮＤ
に流れる電流は抵抗１，２．．４及び５の抵抗値Ｒ１、
Ｒ２，Ｒ４，及びＲ５を大きくすることにより極めて小
さくすることができるので、本実施例によれば、低消費
電力な内部電源電圧を発生する回路を実現することがで
きる。
また出力端子ＶＯ電圧が（１／２） Ｖｃｃ−（１／２
） ＶＴＩＮより低くなった時、トランジスタＱ３のゲ
ート・ソース間の電圧が高くなり、Ｎチャンネル間Ｏ３
）ランジスタＱ３が導通状態になって電源端子Ｖｃｃよ
り電流を供給し、出力端子ＶＯ電圧を（１／２） Ｖｃ
ｃ （１／２） ＶＴＨＮに戻ずように働く。この間
ＰチャンネルＭＯ５）ランジスタＱ４のドレイン・ゲー
ト間の電圧は小さくなるので、トランジスタＱ４は非導
通状態のままであり、該両トランジスタＱ３．Ｑ４を介
して電源端子Ｖｃｃからグランド端子ＧＮＤへ流れる電
流はゼロである。
） ＶＴＩＮより低くなった時、トランジスタＱ３のゲ
ート・ソース間の電圧が高くなり、Ｎチャンネル間Ｏ３
）ランジスタＱ３が導通状態になって電源端子Ｖｃｃよ
り電流を供給し、出力端子ＶＯ電圧を（１／２） Ｖｃ
ｃ （１／２） ＶＴＨＮに戻ずように働く。この間
ＰチャンネルＭＯ５）ランジスタＱ４のドレイン・ゲー
ト間の電圧は小さくなるので、トランジスタＱ４は非導
通状態のままであり、該両トランジスタＱ３．Ｑ４を介
して電源端子Ｖｃｃからグランド端子ＧＮＤへ流れる電
流はゼロである。
逆に出力端子■０電圧が（１／２）Ｖｃｃ＋（１／２）
ＩＶＴ）ＩＰＩより高くなった時、トランジスタＱ４の
ドレイン・ゲート間の電圧が高くなり、ＰチャンネルＭ
ＯＳトランジスタＱ４が導通状態となってグランドへ放
電し、出力端子■０電圧を（１／２）Ｖｃｃ＋（１／２
） ｌ ＶＴＦＩＰ ｌに戻すように働く。この間Ｎ
チャンネルＭＯＳトランジスタＱ３のドレイン・ゲート
間の電圧は小さくなるので、トランジスタＱ３は非導通
のままであり、該両トランジスタＱ３．Ｑ４を介して電
源端子Ｖｃｃからグランド端子ＧＮＤへ流れる電流はゼ
ロである。
ＩＶＴ）ＩＰＩより高くなった時、トランジスタＱ４の
ドレイン・ゲート間の電圧が高くなり、ＰチャンネルＭ
ＯＳトランジスタＱ４が導通状態となってグランドへ放
電し、出力端子■０電圧を（１／２）Ｖｃｃ＋（１／２
） ｌ ＶＴＦＩＰ ｌに戻すように働く。この間Ｎ
チャンネルＭＯＳトランジスタＱ３のドレイン・ゲート
間の電圧は小さくなるので、トランジスタＱ３は非導通
のままであり、該両トランジスタＱ３．Ｑ４を介して電
源端子Ｖｃｃからグランド端子ＧＮＤへ流れる電流はゼ
ロである。
このように出力端子■０電圧の電位が（１／２） ｖｃ
ｃを中心にして高電位側にＰチャンネルＭＯＳトランジ
スタの閾値電圧の半分の（１／２） ｌ ＶＴＨＰ
ｌ、低電圧側にはＰチャンネルＭＯＳトランジスタの閾
値電圧の半分の（１／２）ＶＴＩＩＰ以上ずれると、ト
ランジスタＱ３あるいはＱ４がただちに導通状態になっ
て出力端子ｖｏ電圧を（１／２） Ｖｃｃ −（１／２
）Ｖ ＴＩＮと（１／２）Ｖｃｃ＋（１／２） ｌ Ｖ
ＴＨＰ ｌとの間に戻すように働くので、十分低いイ
ンピーダンスを得ることができる。
ｃを中心にして高電位側にＰチャンネルＭＯＳトランジ
スタの閾値電圧の半分の（１／２） ｌ ＶＴＨＰ
ｌ、低電圧側にはＰチャンネルＭＯＳトランジスタの閾
値電圧の半分の（１／２）ＶＴＩＩＰ以上ずれると、ト
ランジスタＱ３あるいはＱ４がただちに導通状態になっ
て出力端子ｖｏ電圧を（１／２） Ｖｃｃ −（１／２
）Ｖ ＴＩＮと（１／２）Ｖｃｃ＋（１／２） ｌ Ｖ
ＴＨＰ ｌとの間に戻すように働くので、十分低いイ
ンピーダンスを得ることができる。
第６図に本件出願により既に開発された内部電源電圧発
生回路の一例を示す、この回路も本発明と同様に回路の
低消費電力化と低出力インピーダンス化を図ったもので
あり、回路的には第１図のトランジスタＱ１と抵抗２と
の間にゲートとドレインが接続されたＮチャンネル間Ｏ
３）ランジスタＱ９を、トランジスタＱ２と抵抗４との
間にゲートとソースが接続されたＰチャンネルＭＯＳト
ランジスタＱＩＯをそれぞれ挿入したものとなっている
。
生回路の一例を示す、この回路も本発明と同様に回路の
低消費電力化と低出力インピーダンス化を図ったもので
あり、回路的には第１図のトランジスタＱ１と抵抗２と
の間にゲートとドレインが接続されたＮチャンネル間Ｏ
３）ランジスタＱ９を、トランジスタＱ２と抵抗４との
間にゲートとソースが接続されたＰチャンネルＭＯＳト
ランジスタＱＩＯをそれぞれ挿入したものとなっている
。
この回路ではノードＮｌの電位は（１／２）Ｖｃｃ＋Ｖ
ＴＨＮ 、ノードＮ６の電位は（１／２） Ｖｃｃ −
ｌ ＶＴ■Ｐ１となって、基準電圧発生回路９からの出
力でコントロールされるトランジスタＱ３のソース電圧
値と基準電圧発生回路１０からの出力でコントロールさ
れるトランジスタＱ４のドレイン電圧値が共に（１／
２） Ｖ ｃｃとなるものであるが、実際問題として抵
抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を無限大の大きさにすること
が不可能であるため、ノードＮ１の電位は（１／２）Ｖ
ｃｃ＋ＶＴＨＮより少し大きな値を示し、又ノードＮ６
の電位は（１／２）Ｖｃｃ −ｌ ＶＴＨＰ ｌより
少し低い値を示すようになり、トランジスタＱ３及びＱ
４が微弱に導通状態となる。そのため、トランジスタＱ
３．Ｑ４を介して電源端子Ｖｃｃからグランド端子ＧＮ
Ｄへ貫通電流が流れるようになり、低出力インピーダン
スとするためにトランジスタＱ３及びＱ４のサイズを極
端に大きくすることはできないものであった。
ＴＨＮ 、ノードＮ６の電位は（１／２） Ｖｃｃ −
ｌ ＶＴ■Ｐ１となって、基準電圧発生回路９からの出
力でコントロールされるトランジスタＱ３のソース電圧
値と基準電圧発生回路１０からの出力でコントロールさ
れるトランジスタＱ４のドレイン電圧値が共に（１／
２） Ｖ ｃｃとなるものであるが、実際問題として抵
抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を無限大の大きさにすること
が不可能であるため、ノードＮ１の電位は（１／２）Ｖ
ｃｃ＋ＶＴＨＮより少し大きな値を示し、又ノードＮ６
の電位は（１／２）Ｖｃｃ −ｌ ＶＴＨＰ ｌより
少し低い値を示すようになり、トランジスタＱ３及びＱ
４が微弱に導通状態となる。そのため、トランジスタＱ
３．Ｑ４を介して電源端子Ｖｃｃからグランド端子ＧＮ
Ｄへ貫通電流が流れるようになり、低出力インピーダン
スとするためにトランジスタＱ３及びＱ４のサイズを極
端に大きくすることはできないものであった。
今回の発明はこの点をも改良することができており、出
力電圧Ｖ Ｏニ（１／２） （ＶＴＨＮ ＋ ｌ Ｖｔ
ＨＰ ｌ ）の幅を設けて、ノードＮ１及びＲ６の電
位がそれぞれ（１／ ２） Ｖ ｃｃ 十（１／ ２）
Ｖ ＴＨＮと（１／２）Ｖｃｃ−（１／２） ｌ Ｖ
ＴＨＰ ｌより少しずれたとしても出力端子ＶＯ雷電
圧値の−Ｌ限、下限が変化するのみで、トランジスタＱ
３及びＱ４のどちらかは必ず非導通状態を保ち、ぽ通電
流力’ ｆＡｆれないようにしている。これによってｌ
−ランジスタＱ３とＱ４のサイズは上限なく大きくする
、二とが０１能で、低消費電力と低出力インピーダンス
を、！、り完全に達成することができるものである。
力電圧Ｖ Ｏニ（１／２） （ＶＴＨＮ ＋ ｌ Ｖｔ
ＨＰ ｌ ）の幅を設けて、ノードＮ１及びＲ６の電
位がそれぞれ（１／ ２） Ｖ ｃｃ 十（１／ ２）
Ｖ ＴＨＮと（１／２）Ｖｃｃ−（１／２） ｌ Ｖ
ＴＨＰ ｌより少しずれたとしても出力端子ＶＯ雷電
圧値の−Ｌ限、下限が変化するのみで、トランジスタＱ
３及びＱ４のどちらかは必ず非導通状態を保ち、ぽ通電
流力’ ｆＡｆれないようにしている。これによってｌ
−ランジスタＱ３とＱ４のサイズは上限なく大きくする
、二とが０１能で、低消費電力と低出力インピーダンス
を、！、り完全に達成することができるものである。
また第２図はこの発明の他の実施例を示す回路であり、
Ｑ１〜Ｑ４は第１図に示したものと同一のＭＯ３Ｉ−ラ
ンジスタである。またＱ５〜Ｑ８の４個のＭＯＳ）ラン
ジスタはＪｌｌ；抗の役割を果たすだめのもので、この
うｒ）Ｑ５及びＱ６は第１図に示す抵抗１及び２に相当
するＮチャンネルＭＯＳトランジスタで、Ｑ７及びＱＢ
は第１図に示す抵抗４及び５に相当するＰチャンネルＭ
Ｏ３Ｉ−ランジスタである。
Ｑ１〜Ｑ４は第１図に示したものと同一のＭＯ３Ｉ−ラ
ンジスタである。またＱ５〜Ｑ８の４個のＭＯＳ）ラン
ジスタはＪｌｌ；抗の役割を果たすだめのもので、この
うｒ）Ｑ５及びＱ６は第１図に示す抵抗１及び２に相当
するＮチャンネルＭＯＳトランジスタで、Ｑ７及びＱＢ
は第１図に示す抵抗４及び５に相当するＰチャンネルＭ
Ｏ３Ｉ−ランジスタである。
第２図に示す回路の動作は第１図に示す実施例回路の回
路動作と全く同じで、Ｑ５とＱ６及びＱ７とＱ８を同一
特性を持つｌ・ランジスタで構成すると、出力端子■０
電圧の値は（１／ ２） Ｖ ｃｃ −（１，／ ２）
Ｖ ＴＨＮと（１／２）Ｖｃｃ＋（１／２） ｌ ＶＴ
）ＩＰ ｌの間になり、第１図の回路と同様の効果が
期待できる。
路動作と全く同じで、Ｑ５とＱ６及びＱ７とＱ８を同一
特性を持つｌ・ランジスタで構成すると、出力端子■０
電圧の値は（１／ ２） Ｖ ｃｃ −（１，／ ２）
Ｖ ＴＨＮと（１／２）Ｖｃｃ＋（１／２） ｌ ＶＴ
）ＩＰ ｌの間になり、第１図の回路と同様の効果が
期待できる。
また第３図はこの発明の他の実施例を示す回路であり、
トランジスタＱ１〜Ｑ４及び抵抗１，２゜４．５及び基
準電圧発生回路６及び内部電源電圧出力段７は第１図に
示したこの発明の実施例と同一のものである。異なるの
は、第１の基準電圧発生回路１０で、該基準電圧発生回
路１０はトランジスタＱ１と抵抗２との間に、該トラン
ジスタＱ１と同一特性を持つＮチャンネルトランジスタ
Ｑ９を設け、ノードＮ２にゲートとドレインとを接続し
、抵抗２のグランド端子とは反対側の一端にトランジス
タＱ９のソースを接続し、ノードＮ３としたものである
。
トランジスタＱ１〜Ｑ４及び抵抗１，２゜４．５及び基
準電圧発生回路６及び内部電源電圧出力段７は第１図に
示したこの発明の実施例と同一のものである。異なるの
は、第１の基準電圧発生回路１０で、該基準電圧発生回
路１０はトランジスタＱ１と抵抗２との間に、該トラン
ジスタＱ１と同一特性を持つＮチャンネルトランジスタ
Ｑ９を設け、ノードＮ２にゲートとドレインとを接続し
、抵抗２のグランド端子とは反対側の一端にトランジス
タＱ９のソースを接続し、ノードＮ３としたものである
。
このようにすることで、ノードＮ２の電圧が（１／ ２
） Ｖ ｃｃとなり、ノードＮ１が（１／２） Ｖｃｃ
＋ ＶＴＩＩＮとなる。これによって出力される電圧■
３の下限が（１／ ２） Ｖ ｃｃとなる。即ち、本内
部電源電圧発生回路の出力電圧Ｖ３の値が（１／２）Ｖ
ｃｃ≦■３≦（１／２）Ｖｃｃ＋（１／２） ｌ ＶＴ
ＩＩＰ ｌからずれた場合にｌ・ランジスタＱ３又は
Ｑ４のいずれかが導通状態となり、出力電圧■３の値を
（］ ／ ２） Ｖ ｃｃと（１／２）Ｖｃｃ＋（１／
２） ｌ ＶＴＩＩＩ’ ｌとの間に戻す。この回路
は第１図に示すこの発明の実施例よりさらに高精度に出
力電圧をコントールでき、出力電圧が（１／２）Ｖｃｃ
より低くなっＣはいし１ない時の保証回路として特に有
効である。
） Ｖ ｃｃとなり、ノードＮ１が（１／２） Ｖｃｃ
＋ ＶＴＩＩＮとなる。これによって出力される電圧■
３の下限が（１／ ２） Ｖ ｃｃとなる。即ち、本内
部電源電圧発生回路の出力電圧Ｖ３の値が（１／２）Ｖ
ｃｃ≦■３≦（１／２）Ｖｃｃ＋（１／２） ｌ ＶＴ
ＩＩＰ ｌからずれた場合にｌ・ランジスタＱ３又は
Ｑ４のいずれかが導通状態となり、出力電圧■３の値を
（］ ／ ２） Ｖ ｃｃと（１／２）Ｖｃｃ＋（１／
２） ｌ ＶＴＩＩＩ’ ｌとの間に戻す。この回路
は第１図に示すこの発明の実施例よりさらに高精度に出
力電圧をコントールでき、出力電圧が（１／２）Ｖｃｃ
より低くなっＣはいし１ない時の保証回路として特に有
効である。
また第４図はこの発明の更に他の実施例を示す回路であ
り、トランジスタＱ１〜Ｑ４及び抵抗１゜２．４．５及
び基準電圧発生回路３及び内部電源電圧出力段７は第１
図に示したこの発明の実施例と同一のものである。異な
るのは第２の基準電圧発生回路１１で、該基準電圧発生
回路１１は抵抗４とトランジスタＱ２の間に該ｌ・ラン
ジスタＱ２と同一特性を持つＰチャンネルトランジスタ
Ｑ１０を設け、ノードＮ４にドレインを接続しトランジ
スタＱ２のドレインにトランジスタＱＩＯのソース及び
ゲートを接続しノードＮ５としたものである。このよう
にすることでノードＮ５の電圧が（１／２）Ｖｃｃとな
り、ノードＮ６が（１／２）Ｖｃｃ＋ＩＶＴＨＰＩとな
る。これによって出力される電圧■４の値が（１／ ２
） Ｖ ｃｃ −（１／ ２） Ｖ ＴＨＮ≦■４≦（
１／２）Ｖｃｃからずれた場合にトランジスタＱ３又は
Ｑ４が導通状態となり、出力電圧■４の値を（１／ ２
） Ｖ ｃｃ −（１／ ２） Ｖ ＴｔｌＮと（１／
２）Ｖｃｃとの間に戻す。この回路も第１図に示すこの
発明の実施例より、さらに高精度に出力電圧をコントロ
ールでき、出力電圧が（１／２）Ｖｃｃより高くなって
はいけない時の保証回路として特に有効である。
り、トランジスタＱ１〜Ｑ４及び抵抗１゜２．４．５及
び基準電圧発生回路３及び内部電源電圧出力段７は第１
図に示したこの発明の実施例と同一のものである。異な
るのは第２の基準電圧発生回路１１で、該基準電圧発生
回路１１は抵抗４とトランジスタＱ２の間に該ｌ・ラン
ジスタＱ２と同一特性を持つＰチャンネルトランジスタ
Ｑ１０を設け、ノードＮ４にドレインを接続しトランジ
スタＱ２のドレインにトランジスタＱＩＯのソース及び
ゲートを接続しノードＮ５としたものである。このよう
にすることでノードＮ５の電圧が（１／２）Ｖｃｃとな
り、ノードＮ６が（１／２）Ｖｃｃ＋ＩＶＴＨＰＩとな
る。これによって出力される電圧■４の値が（１／ ２
） Ｖ ｃｃ −（１／ ２） Ｖ ＴＨＮ≦■４≦（
１／２）Ｖｃｃからずれた場合にトランジスタＱ３又は
Ｑ４が導通状態となり、出力電圧■４の値を（１／ ２
） Ｖ ｃｃ −（１／ ２） Ｖ ＴｔｌＮと（１／
２）Ｖｃｃとの間に戻す。この回路も第１図に示すこの
発明の実施例より、さらに高精度に出力電圧をコントロ
ールでき、出力電圧が（１／２）Ｖｃｃより高くなって
はいけない時の保証回路として特に有効である。
なお、以上の説明では、抵抗１．２．４．５の抵抗値Ｒ
１，Ｒ２，Ｒ４，Ｒ５をＲ１＝Ｒ２，Ｒ４−Ｒ５、さら
にトランジスタＱ１とＱ９及びＱ２とＱＩＯをそれぞれ
同一特性を持つトランジスタで構成した場合についての
べたが、抵抗配分を変えることで、出力電位を任意にコ
ントロールすることも勿論可能である。
１，Ｒ２，Ｒ４，Ｒ５をＲ１＝Ｒ２，Ｒ４−Ｒ５、さら
にトランジスタＱ１とＱ９及びＱ２とＱＩＯをそれぞれ
同一特性を持つトランジスタで構成した場合についての
べたが、抵抗配分を変えることで、出力電位を任意にコ
ントロールすることも勿論可能である。
また第１図に対する第２図の関係と同様に第３図及び第
４図における抵抗１．２及びＮチャンネルトランジスタ
、抵抗４，５をＰチャンネルＭＯＳトランジスタに置換
えてもよ（、上記実施例と同様の効果が得られる。
４図における抵抗１．２及びＮチャンネルトランジスタ
、抵抗４，５をＰチャンネルＭＯＳトランジスタに置換
えてもよ（、上記実施例と同様の効果が得られる。
以上のように、この発明によれば、内部電源電圧の上限
または下限のいずれか一方の電圧よりＮチャンネルＭｏ
ｓ＋−ランジスタの閾値電圧骨だけレベルシフトした電
圧を発生する第１の基準電圧発生回路と、内部電源電圧
の上限または下限の他方の電圧よりＰチャンネルＭＯＳ
トランジスタの閾値電圧分だけレベルシフトした電圧を
発生する第２の基準電圧発生回路と、上記第１．第２の
基準電圧発生回路によりそれぞれ制御されるＮ、 Ｐ
チャンネルＭＯＳトランジスタからなる内部電源電圧出
力段とを設けるようにしたので、低消費電力でしかも低
出力インピーダンスを有する半導体集積回路の内部１ｉ
源電圧発生回路を得ることができる。
または下限のいずれか一方の電圧よりＮチャンネルＭｏ
ｓ＋−ランジスタの閾値電圧骨だけレベルシフトした電
圧を発生する第１の基準電圧発生回路と、内部電源電圧
の上限または下限の他方の電圧よりＰチャンネルＭＯＳ
トランジスタの閾値電圧分だけレベルシフトした電圧を
発生する第２の基準電圧発生回路と、上記第１．第２の
基準電圧発生回路によりそれぞれ制御されるＮ、 Ｐ
チャンネルＭＯＳトランジスタからなる内部電源電圧出
力段とを設けるようにしたので、低消費電力でしかも低
出力インピーダンスを有する半導体集積回路の内部１ｉ
源電圧発生回路を得ることができる。
第１図はこの発明の−・実施例による半導体集積回路の
内部電源電圧回路を示す回路図、第２図〜１り 第４図はこの発明の他の実施例を示す回路図、第５図は
従来装置の回路図、第６図は本件出願人により既に開発
された内部電源電圧発生回路を示す回路図である。 図において、１． ２． ４． ５は抵抗、３，１０は
第１の基準電圧発生回路、６．１１は第２の基準電圧発
生回路、７は内部電源電圧出力段、Ｑｌ。 Ｑ３．Ｑ５．Ｑ６．Ｑ９はＮチャンネルＭＯ３Ｉ−ラン
ジスタ、Ｑ２．Ｑ４．Ｑ７．ＱＢ、ＱＩＯはＰチャンネ
ルＭＯＳトランジスタである。 なお図中同一符号は同−又は相当部分を示す。
内部電源電圧回路を示す回路図、第２図〜１り 第４図はこの発明の他の実施例を示す回路図、第５図は
従来装置の回路図、第６図は本件出願人により既に開発
された内部電源電圧発生回路を示す回路図である。 図において、１． ２． ４． ５は抵抗、３，１０は
第１の基準電圧発生回路、６．１１は第２の基準電圧発
生回路、７は内部電源電圧出力段、Ｑｌ。 Ｑ３．Ｑ５．Ｑ６．Ｑ９はＮチャンネルＭＯ３Ｉ−ラン
ジスタ、Ｑ２．Ｑ４．Ｑ７．ＱＢ、ＱＩＯはＰチャンネ
ルＭＯＳトランジスタである。 なお図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）半導体集積回路上で外部電源電圧の絶対値より小
さい電圧値を有する内部電源電圧を発生する回路であっ
て、 外部電源とグランド間に直列に接続された、第１、第２
の抵抗要素及び第１のＮチャンネルＭＯＳトランジスタ
を含み内部電源電圧の上限または下限のいずれか一方の
電圧よりＮチャンネルＭＯＳトランジスタの閾値電圧分
だけレベルシフトした第１の基準電圧を発生する第１の
基準電圧発生回路と、 外部電源とグランド間に直列に接続された、第３、第４
の抵抗要素及び第２のＰチャンネルＭＯＳトランジスタ
を含み内部電源電圧の上限または下限の他方の電圧より
ＰチャンネルＭＯＳトランジスタの閾値電圧分だけレベ
ルシフトした第２の基準電圧を発生する第２の基準電圧
発生回路と、外部電源とグランド間に直列に接続され上
記第１、第２の基準電圧発生回路の出力でそれぞれ制御
されるＮチャンネル及びＰチャンネルＭＯＳトランジス
タからなり半導体集積回路の内部電源電圧を出力する内
部電源電圧出力段とを備えたことを特徴とする半導体集
積回路の内部電源電圧発生回路。 - （２）上記第１の基準電圧は、上記第１、第２の抵抗要
素による上記外部電源の分圧電圧をＮチャンネルＭＯＳ
トランジスタの閾値電圧の１／２の電圧分だけレベルシ
フトした電圧であり、上記第２の基準電圧は、上記第３
、第４の抵抗要素による上記外部電源の分圧電圧をＰチ
ャンネルＭＯＳトランジスタの閾値電圧の１／２の電圧
分だけレベルシフトした電圧であることを特徴とする特
許請求の範囲第１項記載の半導体集積回路の内部電源電
圧発生回路。 - （３）上記第１の基準電圧は、上記第１、第２の抵抗要
素による上記外部電源の分圧電圧をＮチャンネルＭＯＳ
トランジスタの閾値電圧分だけレベルシフトした電圧で
あり、上記第２の基準電圧は、上記第３、第４の抵抗要
素による上記外部電源の分圧電圧をＰチャンネルＭＯＳ
トランジスタの閾値電圧の１／２の電圧分だけレベルシ
フトした電圧であることを特徴とする特許請求の範囲第
１項記載の半導体集積回路の内部電源電圧発生回路。 - （４）上記第１の基準電圧は、上記第１、第２の抵抗要
素による上記外部電源の分圧電圧をＮチャンネルＭＯＳ
トランジスタの閾値電圧の１／２の電圧分だけレベルシ
フトした電圧であり、上記第２の基準電圧は、上記第３
、第４の抵抗要素による上記外部電源の分圧電圧をＰチ
ャンネルＭＯＳトランジスタの閾値電圧だけレベルシフ
トした電圧であることを特徴とする特許請求の範囲第１
項記載の半導体集積回路の内部電源電圧発生回路。 - （５）上記第１ないし第４の抵抗要素は、抵抗からなる
ものであることを特徴とする特許請求の範囲第１項ない
し第４項のいずれかに記載の半導体集積回路の内部電源
電圧発生回路。 - （６）上記第１、第２の抵抗要素は、ゲートとドレイン
が接続されたＮチャンネルＭＯＳトランジスタからなり
、上記第３、第４の抵抗要素は、ゲートとソースが接続
されたＰチャンネルＭＯＳトランジスタからなることを
特徴とする特許請求の範囲第１項ないし第４項のいずれ
かに記載の半導体集積回路の内部電源電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260195A JPS62119613A (ja) | 1985-11-20 | 1985-11-20 | 半導体集積回路の内部電源電圧発生回路 |
| US06/891,897 US4788455A (en) | 1985-08-09 | 1986-08-01 | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| DE19863626795 DE3626795A1 (de) | 1985-08-09 | 1986-08-08 | Interne versorgungsspannungsquelle fuer einen integrierten halbleitschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260195A JPS62119613A (ja) | 1985-11-20 | 1985-11-20 | 半導体集積回路の内部電源電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62119613A true JPS62119613A (ja) | 1987-05-30 |
Family
ID=17344649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260195A Pending JPS62119613A (ja) | 1985-08-09 | 1985-11-20 | 半導体集積回路の内部電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119613A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279629A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | バイアス回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| JPS59157727A (ja) * | 1983-02-28 | 1984-09-07 | Oki Electric Ind Co Ltd | 直流電圧制御回路 |
-
1985
- 1985-11-20 JP JP60260195A patent/JPS62119613A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| JPS59157727A (ja) * | 1983-02-28 | 1984-09-07 | Oki Electric Ind Co Ltd | 直流電圧制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279629A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | バイアス回路 |
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