JPS62119975A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62119975A JPS62119975A JP25871285A JP25871285A JPS62119975A JP S62119975 A JPS62119975 A JP S62119975A JP 25871285 A JP25871285 A JP 25871285A JP 25871285 A JP25871285 A JP 25871285A JP S62119975 A JPS62119975 A JP S62119975A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- implanted
- ions
- threshold voltage
- threshold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 150000002500 ions Chemical class 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 20
- 238000000137 annealing Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 10
- 150000001875 compounds Chemical class 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 239000002344 surface layer Substances 0.000 claims abstract description 3
- 230000005669 field effect Effects 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 12
- 239000000523 sample Substances 0.000 abstract description 2
- 230000001133 acceleration Effects 0.000 abstract 2
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 238000002513 implantation Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に化合物半導
体基板に形成した電界効果トランジスタ（以下ＦＥＴと
いう）のしきい値電圧の調整に関するものである。
体基板に形成した電界効果トランジスタ（以下ＦＥＴと
いう）のしきい値電圧の調整に関するものである。
（従来の技術）
従来のＦＥＴの製造方法については、文献、電子通信学
会技術研究報告ＥＤ８３−７４（昭５８−１ｌ−２８）
９．９−１６等に記載されているように、基板に活性層
用のドナーイオンを注入し８００℃前後の温度でアニー
ルした後、ショットキ障壁をなす耐熱性ゲート電極を形
成し、ｎ層形成のためにイオン注入し８００℃前後の温
度でアニールした後、オーミック電極を形成することに
よりＦＥＴを作製する。この様に形成されるＦＥＴのし
きい値電圧の調整は、一般に前記活性層用のドナーイオ
ンの注入量を変化させることにより行なわれている。
会技術研究報告ＥＤ８３−７４（昭５８−１ｌ−２８）
９．９−１６等に記載されているように、基板に活性層
用のドナーイオンを注入し８００℃前後の温度でアニー
ルした後、ショットキ障壁をなす耐熱性ゲート電極を形
成し、ｎ層形成のためにイオン注入し８００℃前後の温
度でアニールした後、オーミック電極を形成することに
よりＦＥＴを作製する。この様に形成されるＦＥＴのし
きい値電圧の調整は、一般に前記活性層用のドナーイオ
ンの注入量を変化させることにより行なわれている。
（発明が解決しようとする問題点）
しかしながら、以上述べた様な方法で形成した半導体装
置では、現状の化合物半導体基板の特性のバラツキおよ
び製造工程での条件のバラツキが不可避なため、回路設
計上型まれるしきい値電圧を有したＦＥＴを全部の基板
にわたって再現性良く形成するのは困難であった。また
、ＦＥＴの製造プロセスにおいて、ＦＥＴのしきい値電
圧が測定できるのはオーミック電極形成後であるが、通
常のオーミック電極形成後、ＦＥＴを５００℃以上に熱
するとＦＥＴ特性が著しく劣化するため、５００℃以上
のアニールをすることは不可能である。
置では、現状の化合物半導体基板の特性のバラツキおよ
び製造工程での条件のバラツキが不可避なため、回路設
計上型まれるしきい値電圧を有したＦＥＴを全部の基板
にわたって再現性良く形成するのは困難であった。また
、ＦＥＴの製造プロセスにおいて、ＦＥＴのしきい値電
圧が測定できるのはオーミック電極形成後であるが、通
常のオーミック電極形成後、ＦＥＴを５００℃以上に熱
するとＦＥＴ特性が著しく劣化するため、５００℃以上
のアニールをすることは不可能である。
そこで本発明の目的は、イオン注入によシ発生する結晶
欠陥を利用して５００℃以上のアニールをすることなし
に、ＦＥＴのしきい値電圧を調整することによシ、所望
のしきい値電圧を有したＦＥＴを再現性良く提供するこ
とにある。
欠陥を利用して５００℃以上のアニールをすることなし
に、ＦＥＴのしきい値電圧を調整することによシ、所望
のしきい値電圧を有したＦＥＴを再現性良く提供するこ
とにある。
（問題点を解決するための手段）
本発明は、ドナーイオンをイオン注入することにより活
性層が形成されている複数の化合物半導体基板それぞれ
に、オーミック接触をなすソース電極及びドレイン電極
とショットキ障壁をなすゲート電極とを少なくとも形成
することにょシ複数のＦＥＴを形成し、前記ＦＥＴのう
ち所定のＦＥＴのしきい値電圧を測定し、このしきい値
電圧が所望の値より負にずれているＦＥＴを有する前記
基板に対し、前記活性層に注入されたドナーイオン濃度
のピークよりも深い位置に注入イオン濃度のピークがく
るように不純物イオンを注入し、しかる後前記基板を３
００℃〜４５０℃の温度でアニールするものである。
性層が形成されている複数の化合物半導体基板それぞれ
に、オーミック接触をなすソース電極及びドレイン電極
とショットキ障壁をなすゲート電極とを少なくとも形成
することにょシ複数のＦＥＴを形成し、前記ＦＥＴのう
ち所定のＦＥＴのしきい値電圧を測定し、このしきい値
電圧が所望の値より負にずれているＦＥＴを有する前記
基板に対し、前記活性層に注入されたドナーイオン濃度
のピークよりも深い位置に注入イオン濃度のピークがく
るように不純物イオンを注入し、しかる後前記基板を３
００℃〜４５０℃の温度でアニールするものである。
（作用）
・ 本発明では以上述べた様に、複数の化合物半導体基
板にＦＥＴを形成した後、所望の値より負にずれている
基板に、活性層に注入されたドナーイオン濃度のピーク
よりも深い位置に注入イオン濃度のピークがくるように
不純物イオンを注入し、注入イオンによる損傷等の効果
によって、目的とする値よりも負にずれたＦＥＴのしき
い値電圧を正の方向にずらし、さらに３００℃〜４５０
℃の温度でアニールを行なうことによって、分離して存
在する点欠陥を消滅させているので、ＦＥＴの素子特性
を表わす・ぐラメータであるに値を大きく減少させるこ
となしに、精度良くしきい値電圧の調整を行なうことが
できる。
板にＦＥＴを形成した後、所望の値より負にずれている
基板に、活性層に注入されたドナーイオン濃度のピーク
よりも深い位置に注入イオン濃度のピークがくるように
不純物イオンを注入し、注入イオンによる損傷等の効果
によって、目的とする値よりも負にずれたＦＥＴのしき
い値電圧を正の方向にずらし、さらに３００℃〜４５０
℃の温度でアニールを行なうことによって、分離して存
在する点欠陥を消滅させているので、ＦＥＴの素子特性
を表わす・ぐラメータであるに値を大きく減少させるこ
となしに、精度良くしきい値電圧の調整を行なうことが
できる。
（実施例）
図は本発明の詳細な説明するための素子断面図であり、
以下図面に沿って実施例の説明をする。
以下図面に沿って実施例の説明をする。
図に示すように、まずＧａＡｓ基板１の表層に、２９Ｓ
ｉを注入エネルギー６０ ｋｅＶでイオン注入し８５０
℃程度の温度でアニールすることにより、ｎ型活性層（
以下ｎ層という）２を形成し、次にショットキ障壁をな
すＷ−Ａｌｌ’−）３、高濃度ｎ型導電層４、オーミッ
ク接触をなすソース電極５及びドレイン電極６を通常の
方法により順次形成することにより ＦＥＴを形成する
。同様に図示しない他のＧａＡｓ基板にもＦＥＴを形成
する。ここでＷ−Ａｌｌ” −ト３ｔｌ”ｉ、Ｗ −Ａ
ｔ（Ａｔ１ ａｔ％）、膜厚１０００又であり、ゲート
長ＬＧ ＝ １．０１１ｍ、ゲート幅ｗＧ＝１０μｍで
ある。次にプローブ針を用いてしきい値電圧（以下ｖＴ
という）を測定した後、しきい値電圧ｖＴを正の方向に
ずらそうとするＦＥＴの形成されたＧａＡｓ基板１に対
し Ｂを、ゲート３を通過して１層２の Ｓｔの濃度の
ピークの位置よりも深い位置に濃度のピークがくるよう
なエネルギーである２ ００ ｋｅＶでイオン注入する
。次に３８０℃、５分間のアニールを行なう。
ｉを注入エネルギー６０ ｋｅＶでイオン注入し８５０
℃程度の温度でアニールすることにより、ｎ型活性層（
以下ｎ層という）２を形成し、次にショットキ障壁をな
すＷ−Ａｌｌ’−）３、高濃度ｎ型導電層４、オーミッ
ク接触をなすソース電極５及びドレイン電極６を通常の
方法により順次形成することにより ＦＥＴを形成する
。同様に図示しない他のＧａＡｓ基板にもＦＥＴを形成
する。ここでＷ−Ａｌｌ” −ト３ｔｌ”ｉ、Ｗ −Ａ
ｔ（Ａｔ１ ａｔ％）、膜厚１０００又であり、ゲート
長ＬＧ ＝ １．０１１ｍ、ゲート幅ｗＧ＝１０μｍで
ある。次にプローブ針を用いてしきい値電圧（以下ｖＴ
という）を測定した後、しきい値電圧ｖＴを正の方向に
ずらそうとするＦＥＴの形成されたＧａＡｓ基板１に対
し Ｂを、ゲート３を通過して１層２の Ｓｔの濃度の
ピークの位置よりも深い位置に濃度のピークがくるよう
なエネルギーである２ ００ ｋｅＶでイオン注入する
。次に３８０℃、５分間のアニールを行なう。
第１表は、１１Ｂをドーズ量４ Ｘ １０９ｄｏｓｅ／
ｃｒｎ２、注入エネルギーをそれぞれ２００ ｋｅＶと
、１層２の２９Ｓｉ濃度のピークの位置よりも浅い位置
に濃度のピークがくるようなエネルギーである１ ００
ｋｅＶとでイオン注入した後、３８０℃〜５分間のア
ニールを行なっている。Ｅは注入エネルギー、Ｋ。
ｃｒｎ２、注入エネルギーをそれぞれ２００ ｋｅＶと
、１層２の２９Ｓｉ濃度のピークの位置よりも浅い位置
に濃度のピークがくるようなエネルギーである１ ００
ｋｅＶとでイオン注入した後、３８０℃〜５分間のア
ニールを行なっている。Ｅは注入エネルギー、Ｋ。
Ｋ′はそれぞれ Ｂ注入前後のに値、ｖＴ、 ｖＴ’は
１１Ｂ注入前後のｖＴの値、ΔにはｖＴを１ ｍＶ正に
シフトした場合のに値の変化量である。
１１Ｂ注入前後のｖＴの値、ΔにはｖＴを１ ｍＶ正に
シフトした場合のに値の変化量である。
第１表 ”Ｂ ４ Ｘ １０９ｄｏｓｅ／２７Ｆ
＋”単位 Ｅ ： ［ｋｅＶ］ Ｋ、に’：（μＡ／Ｖ ） ｖＴ、ｖ↑’：（ｍＶ） ΔＫ ： ［：μＡ／Ｖ２） （ＶＴ ヲ正Ｖｃ １
ｍＶ シフ ）あたりのに値の変化） 第１表から明らかなように、ｖＴを正に１ ｍＶシフト
した場合のに値の減少が注入エネルギー１００ｋｅＶの
場合３．１３ ＣμＡ／Ｖ ：ｌに対し、注入エネルギ
ー２００ ｋｅＶの場合は０．１３７ ＣμＡ／Ｖ２：
］であシ、ｎ層の Ｓｉの濃度のピーク位置よりも深い
位置に濃度のピークがくるように注入エネルギーを高め
るとに値の減少を大幅に小さくすることが可能となる。
＋”単位 Ｅ ： ［ｋｅＶ］ Ｋ、に’：（μＡ／Ｖ ） ｖＴ、ｖ↑’：（ｍＶ） ΔＫ ： ［：μＡ／Ｖ２） （ＶＴ ヲ正Ｖｃ １
ｍＶ シフ ）あたりのに値の変化） 第１表から明らかなように、ｖＴを正に１ ｍＶシフト
した場合のに値の減少が注入エネルギー１００ｋｅＶの
場合３．１３ ＣμＡ／Ｖ ：ｌに対し、注入エネルギ
ー２００ ｋｅＶの場合は０．１３７ ＣμＡ／Ｖ２：
］であシ、ｎ層の Ｓｉの濃度のピーク位置よりも深い
位置に濃度のピークがくるように注入エネルギーを高め
るとに値の減少を大幅に小さくすることが可能となる。
次に第２表に注入イオンとして Ｂより質量数の大きい
Ｃを注入した場合の６値を示す。注入エネルギーは２
００ ｋｅＶ、注入量ば４ Ｘ １０９ｄｏｓｅツム２
でＫ 、 Ｋ’はそれぞれ１２ｃ注入前後のに値、ｖＴ
、ｖＴ′は Ｃ注入前後のＶＴＯ値、ΔにはｖＴを１
ｍＶ正にシフトした場合のに値の変化量である。
Ｃを注入した場合の６値を示す。注入エネルギーは２
００ ｋｅＶ、注入量ば４ Ｘ １０９ｄｏｓｅツム２
でＫ 、 Ｋ’はそれぞれ１２ｃ注入前後のに値、ｖＴ
、ｖＴ′は Ｃ注入前後のＶＴＯ値、ΔにはｖＴを１
ｍＶ正にシフトした場合のに値の変化量である。
第２表 １２Ｃ４Ｘ １０９ｄｏｓｅ／ｍ２単位 Ｅ
： （ｋｅＶ：） Ｋ、に’：［μＡ／Ｖ ：Ｉ ＶＴ ＋ ”↑’：［ｍＶ］ Δに＝〔μＡ／■２〕（ｖ丁ヲ正ニ１ｍＶシフトシた場
合のに値の変化） 第２表に示される６値と第１表の値とを比較して明らか
なように、等しい注入エネルギー及び注入量の場合に値
の減少は質量数の小さい Ｂの方が小さい。このように
質量数の小さい注入イオンの方かに値の減少を小さくす
ることができる。
： （ｋｅＶ：） Ｋ、に’：［μＡ／Ｖ ：Ｉ ＶＴ ＋ ”↑’：［ｍＶ］ Δに＝〔μＡ／■２〕（ｖ丁ヲ正ニ１ｍＶシフトシた場
合のに値の変化） 第２表に示される６値と第１表の値とを比較して明らか
なように、等しい注入エネルギー及び注入量の場合に値
の減少は質量数の小さい Ｂの方が小さい。このように
質量数の小さい注入イオンの方かに値の減少を小さくす
ることができる。
次に、第３表に Ｂを注入エネルギー２００ｋａＶで４
Ｘ １０ ｄｏｓｅ７Ｇ＋＋＋の注入量で注入する
場合の１１Ｂの濃度のピーク位置を示す。
Ｘ １０ ｄｏｓｅ７Ｇ＋＋＋の注入量で注入する
場合の１１Ｂの濃度のピーク位置を示す。
第３表 ” Ｂ ４ Ｘ １０’ ｄｏｓｅ／ｃｍ２
Ｌ：ケ゛−ト膜厚、単位又 ｄ ： ＧａＡｓ基板表面からの Ｂの濃度ピークの深
さ、単位又 Ｄ ： ＧａＡｓ基板表面からの Ｓｉの濃度ピークの
深さ、単位又 第３表に示されるようにｒ−ト膜厚１０００Ｘの場合に
は濃度ピークの位置はＧａＡｓ基板表面から約１４００
Ｘの深さにありｎ層の２９８ ｉの濃度ピーク位置より
深いがケ“−ト膜厚２０００Ｘの場合はＧａＡｓ基板表
面に１１Ｂの濃度ピークがくるため、ゲート膜厚が厚く
なると１１Ｂの濃度ピーク位置がＧａＡｓ基板表面から
浅くなり、Ｋ値の減少が大きくなってしまう。
Ｌ：ケ゛−ト膜厚、単位又 ｄ ： ＧａＡｓ基板表面からの Ｂの濃度ピークの深
さ、単位又 Ｄ ： ＧａＡｓ基板表面からの Ｓｉの濃度ピークの
深さ、単位又 第３表に示されるようにｒ−ト膜厚１０００Ｘの場合に
は濃度ピークの位置はＧａＡｓ基板表面から約１４００
Ｘの深さにありｎ層の２９８ ｉの濃度ピーク位置より
深いがケ“−ト膜厚２０００Ｘの場合はＧａＡｓ基板表
面に１１Ｂの濃度ピークがくるため、ゲート膜厚が厚く
なると１１Ｂの濃度ピーク位置がＧａＡｓ基板表面から
浅くなり、Ｋ値の減少が大きくなってしまう。
尚、ＦＥＴの形成までは他の方法を用いてもよく、また
、本発明の実施例では基板としてＧａＡｓ基板１、注入
する不純物イオンとして Ｂを用いたが基板は化合物半
導体基板であれば良く、また不純物イオンは少なくとも
ゲート電極を通過できるようなイオンであれば特に制限
はなく、イオン注入量は電流通路を高抵抗化してしまわ
ない１．０Ｘ１０１１ｄｏｓｅ／ｒｎ２以下であれば良
い。
、本発明の実施例では基板としてＧａＡｓ基板１、注入
する不純物イオンとして Ｂを用いたが基板は化合物半
導体基板であれば良く、また不純物イオンは少なくとも
ゲート電極を通過できるようなイオンであれば特に制限
はなく、イオン注入量は電流通路を高抵抗化してしまわ
ない１．０Ｘ１０１１ｄｏｓｅ／ｒｎ２以下であれば良
い。
以上説明したように本発明の実施例によればＦＥＴ構造
が完成した後にもｖＴが目的とする値よりも負にずれて
いた場合、Ｋ値の減少を小さく抑えてｖＴを正の方向へ
ずらして目的とするＶＴの値を得ることが可能となる。
が完成した後にもｖＴが目的とする値よりも負にずれて
いた場合、Ｋ値の減少を小さく抑えてｖＴを正の方向へ
ずらして目的とするＶＴの値を得ることが可能となる。
したがってＧａＡｓ ＩＣプロセスにおいてＦＥＴ形成
段階においてｖＴが負にずれている場合には本発明をも
ちいて目的とする特性をそなえたＧａＡｓ ＩＣを作成
することが可能となる。また注入するイオンの種類はケ
゛−ト電極を通過しやすい質量数２１以下のイオンなら
ば制限はなく、注入エネルギーはｎ層の Ｓｉの濃度の
ピークよりも深い位置に注入イオンのピークがくるよう
な２００ ｋｅＶ以上で注入量は１． ＯＸ １０
ｄｏｓｅ／ａｎ２以下の少ないドース量で行なうことが
でき、注入条件の制限はきびしいものでなく容易に実施
できる。
段階においてｖＴが負にずれている場合には本発明をも
ちいて目的とする特性をそなえたＧａＡｓ ＩＣを作成
することが可能となる。また注入するイオンの種類はケ
゛−ト電極を通過しやすい質量数２１以下のイオンなら
ば制限はなく、注入エネルギーはｎ層の Ｓｉの濃度の
ピークよりも深い位置に注入イオンのピークがくるよう
な２００ ｋｅＶ以上で注入量は１． ＯＸ １０
ｄｏｓｅ／ａｎ２以下の少ないドース量で行なうことが
でき、注入条件の制限はきびしいものでなく容易に実施
できる。
（発明の効果）
以上、詳細に説明したように本発明によれば、ＦＥＴが
構造が完成した後にもしきい値電圧が目的とする値よシ
も負にずれていた場合、正の方向へずらし、Ｋ値を大き
く減少させることなしに目的の値とすることが可能とな
る。したがってＦＥＴの形成プロセスにおいて、しきい
値電圧が負にずれていても、本発明によれば、目的とす
る特性を備えたＦＥＴを得ることができる。
構造が完成した後にもしきい値電圧が目的とする値よシ
も負にずれていた場合、正の方向へずらし、Ｋ値を大き
く減少させることなしに目的の値とすることが可能とな
る。したがってＦＥＴの形成プロセスにおいて、しきい
値電圧が負にずれていても、本発明によれば、目的とす
る特性を備えたＦＥＴを得ることができる。
第１図は、本発明の詳細な説明するための素子断面図で
ある。 １− ＧａＡｓ基板、２−ｎ層、 ３−Ｗ−Ａｔｆｆ
−ト、４・・・層層、５・・・ソース電極、６・・・ド
レイン電極大施イｆ’１説明句りめのＦＥＴ館ｉ菌第１
図 手続補正書（自発） ６１．３．７ 昭和 年 月 日
ある。 １− ＧａＡｓ基板、２−ｎ層、 ３−Ｗ−Ａｔｆｆ
−ト、４・・・層層、５・・・ソース電極、６・・・ド
レイン電極大施イｆ’１説明句りめのＦＥＴ館ｉ菌第１
図 手続補正書（自発） ６１．３．７ 昭和 年 月 日
Claims (1)
- 【特許請求の範囲】 表層にドナーイオンをイオン注入することにより活性層
が形成されている複数の化合物半導体基板それぞれに、
オーミック接触をなすソース電極及びドレイン電極とシ
ョットキ障壁をなすゲート電極とを少なくとも形成する
ことにより複数の電界効果トランジスタを形成する工程
と、 前記電界効果トランジスタのうち所定の電界効果トラン
ジスタのしきい値電圧を測定し該しきい値電圧が所望の
値より負にずれている電界効果トランジスタを有する前
記基板に、前記活性層に注入された前記ドナーイオンの
濃度のピークよりも深い位置に注入イオン濃度のピーク
がくるように不純物イオンを注入する工程と、 しかる後前記基板を３００℃〜４５０℃の温度でアニー
ルする工程とを備えてなることを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258712A JPH0760830B2 (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
| US07/132,713 US4889817A (en) | 1985-08-08 | 1987-12-11 | Method of manufacturing schottky gate field transistor by ion implantation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258712A JPH0760830B2 (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119975A true JPS62119975A (ja) | 1987-06-01 |
| JPH0760830B2 JPH0760830B2 (ja) | 1995-06-28 |
Family
ID=17324045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258712A Expired - Lifetime JPH0760830B2 (ja) | 1985-08-08 | 1985-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760830B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114276A (ja) * | 1998-10-08 | 2000-04-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144880A (ja) * | 1974-10-16 | 1976-04-16 | Suwa Seikosha Kk | |
| JPS61185923A (ja) * | 1985-02-13 | 1986-08-19 | Sumitomo Electric Ind Ltd | 半導体低抵抗層の形成方法 |
| JPS61187329A (ja) * | 1985-02-15 | 1986-08-21 | Sumitomo Electric Ind Ltd | 化合物半導体素子の製造方法及び製造装置 |
-
1985
- 1985-11-20 JP JP60258712A patent/JPH0760830B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144880A (ja) * | 1974-10-16 | 1976-04-16 | Suwa Seikosha Kk | |
| JPS61185923A (ja) * | 1985-02-13 | 1986-08-19 | Sumitomo Electric Ind Ltd | 半導体低抵抗層の形成方法 |
| JPS61187329A (ja) * | 1985-02-15 | 1986-08-21 | Sumitomo Electric Ind Ltd | 化合物半導体素子の製造方法及び製造装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114276A (ja) * | 1998-10-08 | 2000-04-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760830B2 (ja) | 1995-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2706460B2 (ja) | イオン注入方法 | |
| JPH07120715B2 (ja) | Ｒｏｍのプログラミング方法 | |
| JPH0283966A (ja) | 半導体デバイスの製造方法 | |
| US3969744A (en) | Semiconductor devices | |
| JP2809810B2 (ja) | 半導体装置の製造方法 | |
| JPS62119975A (ja) | 半導体装置の製造方法 | |
| US3983572A (en) | Semiconductor devices | |
| US3946419A (en) | Field effect transistor structure for minimizing parasitic inversion and process for fabricating | |
| JPS6043861A (ja) | 半導体装置の製造方法 | |
| JPS5818785B2 (ja) | シユウセキカイロソウチノ セイゾウホウホウ | |
| KR100265523B1 (ko) | 모스 전계 효과 트랜지스터를 구비한 반도체 장치 및 그 제조방법 | |
| US4889817A (en) | Method of manufacturing schottky gate field transistor by ion implantation method | |
| JP2520870B2 (ja) | 半導体装置の製造方法 | |
| JPS6235574A (ja) | 半導体装置の製造方法 | |
| JPH02292833A (ja) | Ｌｄｄトランジスタ | |
| JPH0234937A (ja) | 半導体装置の製造方法 | |
| JPS59165466A (ja) | 半導体装置およびその製造方法 | |
| CN114530377B (zh) | 一种集成PiN结构温度传感器的MOSFET器件及其制备方法 | |
| JPS6195573A (ja) | ゲ−ト電極薄膜形成法 | |
| KR100260363B1 (ko) | 반도체 소자의 게이트 전극 및 그 형성방법 | |
| JPS61123187A (ja) | 半導体装置の製造方法 | |
| JPH0265275A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPH0644605B2 (ja) | 高耐圧ｍｏｓ電界効界半導体装置の製造方法 | |
| JPS5931225B2 (ja) | 集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |