JPS6235574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6235574A JPS6235574A JP17317285A JP17317285A JPS6235574A JP S6235574 A JPS6235574 A JP S6235574A JP 17317285 A JP17317285 A JP 17317285A JP 17317285 A JP17317285 A JP 17317285A JP S6235574 A JPS6235574 A JP S6235574A
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- field effect
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- gate electrode
- forming
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 23
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- 238000000137 annealing Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 8
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に化合物半導
体基板に形成した複数の電界効果トランジスタ（以下Ｆ
ＥＴという）のしきい値電圧の調整に関するものである
。
体基板に形成した複数の電界効果トランジスタ（以下Ｆ
ＥＴという）のしきい値電圧の調整に関するものである
。
（従来の技術）
従来のＦＥＴの製造方法については、文献、電子通信学
会技術研究報告ＥＤ８３−７４ （昭５８−１１−２８
） ｐ、 ９−１６等に記載されているように、基板
に活性層用の１・゛ナーイオンを注入し８００℃前後の
温度でアニールした後、ショットキ障壁をなす耐熱性ゲ
ート電極を形成し、ｉ層形成のだめにイオン注入し８０
０℃前後の温度でアニールした後、オーミック電極を形
成することによりＦＥＴを作製する。また、一般にＦＥ
Ｔのしきい値電圧の調整は、前記活性層用のドナーイオ
ンの注入量を変化させることにより行なわれている。
会技術研究報告ＥＤ８３−７４ （昭５８−１１−２８
） ｐ、 ９−１６等に記載されているように、基板
に活性層用の１・゛ナーイオンを注入し８００℃前後の
温度でアニールした後、ショットキ障壁をなす耐熱性ゲ
ート電極を形成し、ｉ層形成のだめにイオン注入し８０
０℃前後の温度でアニールした後、オーミック電極を形
成することによりＦＥＴを作製する。また、一般にＦＥ
Ｔのしきい値電圧の調整は、前記活性層用のドナーイオ
ンの注入量を変化させることにより行なわれている。
（発明が解決しようとする問題点）
しかしながら、以上述べた様な方法で形成した半導体装
置では、現状の化合物半導体基板の特性のバラツキおよ
び製造工程での条件のバラツキが不可避なため、回路設
計上梁まれるしきい値電圧を有したＦＥＴを全部の基板
にわたって再現性良く形成するのは困難であった。また
、ＦＥＴの製造グロセスにおいて、ＦＥＴのしきい値電
圧が測定できるのはオーミック電極形成後であるが、通
常のオーミック電極形成後、ＦＥＴを５００℃以上に熱
するとＦＥＴ特性が著しく劣化するため、しきい値電圧
の調整のためにイオンを追加注入して５００℃以上のア
ニールをすることは不可能であった。
置では、現状の化合物半導体基板の特性のバラツキおよ
び製造工程での条件のバラツキが不可避なため、回路設
計上梁まれるしきい値電圧を有したＦＥＴを全部の基板
にわたって再現性良く形成するのは困難であった。また
、ＦＥＴの製造グロセスにおいて、ＦＥＴのしきい値電
圧が測定できるのはオーミック電極形成後であるが、通
常のオーミック電極形成後、ＦＥＴを５００℃以上に熱
するとＦＥＴ特性が著しく劣化するため、しきい値電圧
の調整のためにイオンを追加注入して５００℃以上のア
ニールをすることは不可能であった。
そこで本発明の目的は、イオン注入により発生する結晶
欠陥を利用して５００℃以上のアニールをすることなし
に、ＦＥＴのしきい値電圧を調整することにより、所望
のしきい値電圧を有しだＦＥＴを再現性良く提供するこ
とにある。
欠陥を利用して５００℃以上のアニールをすることなし
に、ＦＥＴのしきい値電圧を調整することにより、所望
のしきい値電圧を有しだＦＥＴを再現性良く提供するこ
とにある。
（問題点を解決するための手段）
本発明は活性層が形成されている複数の化合物半導体基
板それぞれにオーミック接触をなすソース電極及びドレ
イン電極とショットキ障壁をなすゲート電極とを形成す
ることにより複数の電界効果トランジスタを形成し、前
記電界効果トランジスタのうち所定の電界効果トランジ
スタのしきい値電圧を測定し、このしきい値電圧が所望
の値より負にずれている電界効果トランジスタを有する
前記基板に対し質量数が８０以下のイオンを少なくとも
前記ゲート電極を通過する注入エネルギーでイオン注入
することによりしきい値電圧を所望の値にし、しかる後
必要に応じて３００℃〜４５０℃の温度で前記基板をア
ニールするものである。
板それぞれにオーミック接触をなすソース電極及びドレ
イン電極とショットキ障壁をなすゲート電極とを形成す
ることにより複数の電界効果トランジスタを形成し、前
記電界効果トランジスタのうち所定の電界効果トランジ
スタのしきい値電圧を測定し、このしきい値電圧が所望
の値より負にずれている電界効果トランジスタを有する
前記基板に対し質量数が８０以下のイオンを少なくとも
前記ゲート電極を通過する注入エネルギーでイオン注入
することによりしきい値電圧を所望の値にし、しかる後
必要に応じて３００℃〜４５０℃の温度で前記基板をア
ニールするものである。
（作用）
本発明では、以上のようにＦＥＴを形成した後、質量数
が８０以下のイオンを少なくともゲート電極を通過する
注入エネルギーで、しきい値電圧が所望の値より負にず
れているＦＥＴを何する基板に対してイオン注入してい
るので、このイオン注入により素子領域に格子欠陥が発
生する。この格子欠陥によって、目的とする値よりも負
にずれだＦＥＴのしきい値電圧を正の方向にずらし、目
的とするしきい値電圧を得ることが可能となるのである
。また、このイオン注入後に３００℃〜４５０℃の温度
でアニールすることにより、結晶中に十分分離されて存
在する点欠陥が消滅し、ＦＥＴの素子特性を表わす・ぞ
ラメータであるに値を大きく減少させることなしに、し
きい値電圧を正の方向にずらし、目的とするしきい値電
圧のＦＥＴを得ることができ、５００℃以上の温度での
アニールを行わないのでＦＥＴ素子特性の著しい劣化は
ない。
が８０以下のイオンを少なくともゲート電極を通過する
注入エネルギーで、しきい値電圧が所望の値より負にず
れているＦＥＴを何する基板に対してイオン注入してい
るので、このイオン注入により素子領域に格子欠陥が発
生する。この格子欠陥によって、目的とする値よりも負
にずれだＦＥＴのしきい値電圧を正の方向にずらし、目
的とするしきい値電圧を得ることが可能となるのである
。また、このイオン注入後に３００℃〜４５０℃の温度
でアニールすることにより、結晶中に十分分離されて存
在する点欠陥が消滅し、ＦＥＴの素子特性を表わす・ぞ
ラメータであるに値を大きく減少させることなしに、し
きい値電圧を正の方向にずらし、目的とするしきい値電
圧のＦＥＴを得ることができ、５００℃以上の温度での
アニールを行わないのでＦＥＴ素子特性の著しい劣化は
ない。
（実施例）
第１図は、本発明の詳細な説明するための素子断面図で
あり、第２図はイオン注入量としきい値電圧との関係を
説明するための線図であり、第３図はイオン注入量とに
値との関係を説明するだめの線図である。以下図面に溢
って実施例の説明をする。
あり、第２図はイオン注入量としきい値電圧との関係を
説明するための線図であり、第３図はイオン注入量とに
値との関係を説明するだめの線図である。以下図面に溢
って実施例の説明をする。
第１図に示すように、まずＧａＡｓ基板１にｎ型導電層
（以下ｎ層という）２、ショットキ障壁をなすＷ−Ａｔ
ゲート３、高濃度ｎ型導電層（以下層層という）４、オ
ーミック接触をなすソース電極５及びドレイン電極６を
順次形成することによりＦＥＴを形成する。同様に図示
しない他のＧａＡｓ基板にもＦＥＴを形成する。ここで
Ｗ−ｋｔゲート３は、Ｗ−Ａｔ （Ａｔｌ ａｔ％）、
膜厚１０００Ｘであり、ゲート長ＬＧ ＝ １．０ Ａ
ｍ 、 ｌ” ｈ幅ＷＧ ＝ １０ μｍである。次
にプローブ針を用いてしきい値電圧を測定した後、しき
い値電圧ＶＴを正の方向にすらそうとするＦＥＴの形成
されたＧａＡｓ基板ｌに Ｂをゲートを通過してｎ層２
全体に注入される加速電圧１００ ｋｅＶで注入する。
（以下ｎ層という）２、ショットキ障壁をなすＷ−Ａｔ
ゲート３、高濃度ｎ型導電層（以下層層という）４、オ
ーミック接触をなすソース電極５及びドレイン電極６を
順次形成することによりＦＥＴを形成する。同様に図示
しない他のＧａＡｓ基板にもＦＥＴを形成する。ここで
Ｗ−ｋｔゲート３は、Ｗ−Ａｔ （Ａｔｌ ａｔ％）、
膜厚１０００Ｘであり、ゲート長ＬＧ ＝ １．０ Ａ
ｍ 、 ｌ” ｈ幅ＷＧ ＝ １０ μｍである。次
にプローブ針を用いてしきい値電圧を測定した後、しき
い値電圧ＶＴを正の方向にすらそうとするＦＥＴの形成
されたＧａＡｓ基板ｌに Ｂをゲートを通過してｎ層２
全体に注入される加速電圧１００ ｋｅＶで注入する。
ここで加速電圧が低ければ表面から浅い位置に損傷を与
え、高ければ深い位置に損傷を与える。次に３８０℃、
５分間のアニールを行なう。
え、高ければ深い位置に損傷を与える。次に３８０℃、
５分間のアニールを行なう。
次に第２図は、前記 Ｂの注入のみを繰り返しだ場合と
、１１Ｂの注入後更に３８０℃、５分間のアニールをす
る工程を繰り返した場合を比較して横軸にイオン注入量
、縦軸にしきい値電圧■７をとってその違いを表わしだ
線図である。第２図に示すように１．０ Ｘ １０
ｄｏｓｅ ７ｃｍ２のドーズ量で Ｂ注入のみの場合約
０．３Ｖ、 Ｂ注入後さらに３８０℃の５分間アニー
ルを行なった場合、約０．２Ｖ正の方向へ調整すること
が可能となる。まだ、 Ｂ注入のみの場合と比較して１
１Ｂ注入した後に３８０℃、５分間のアニールをした方
がイオン注入量としきい値電圧の間の直線関係にばらつ
きが少いことが認められる。さらにに値の変化を示しだ
のが第３図である。１Ｂ注入のみを１．、ＯＸ １０１
０ｄｏｓｅ ／−行なった場合に値が約４５０〔μＡ／
ｖ２〕減少するのに対して、さらに３８０℃、５分間ア
ニールした場合は約１００〔μＡ／Ｖ ）減少するだけ
であり、３８０℃、５分間アニールを行なうことによＩ
）Ｋ値を小さくすることなしに、イオン注入層に応じて
、しきい値電圧の値を正にずらすことが可能となり、従
って目的のしきい値電圧のＦＥＴを得ることができる。
、１１Ｂの注入後更に３８０℃、５分間のアニールをす
る工程を繰り返した場合を比較して横軸にイオン注入量
、縦軸にしきい値電圧■７をとってその違いを表わしだ
線図である。第２図に示すように１．０ Ｘ １０
ｄｏｓｅ ７ｃｍ２のドーズ量で Ｂ注入のみの場合約
０．３Ｖ、 Ｂ注入後さらに３８０℃の５分間アニー
ルを行なった場合、約０．２Ｖ正の方向へ調整すること
が可能となる。まだ、 Ｂ注入のみの場合と比較して１
１Ｂ注入した後に３８０℃、５分間のアニールをした方
がイオン注入量としきい値電圧の間の直線関係にばらつ
きが少いことが認められる。さらにに値の変化を示しだ
のが第３図である。１Ｂ注入のみを１．、ＯＸ １０１
０ｄｏｓｅ ／−行なった場合に値が約４５０〔μＡ／
ｖ２〕減少するのに対して、さらに３８０℃、５分間ア
ニールした場合は約１００〔μＡ／Ｖ ）減少するだけ
であり、３８０℃、５分間アニールを行なうことによＩ
）Ｋ値を小さくすることなしに、イオン注入層に応じて
、しきい値電圧の値を正にずらすことが可能となり、従
って目的のしきい値電圧のＦＥＴを得ることができる。
尚、ＦＥＴの形成までは他の方法を用いてもよく、また
、本発明の実施例では基板としてＧａＡｓ基板１、注入
する不純物イオンとして Ｂを用いたが基板は化合物半
導体基板であれば良く、まだ不純物イオンは少なくとも
ゲート電極を通過できるような質量数が８０以下のイオ
ンであれば制限はなく、イオン注入量は電流通路を高抵
抗化してしまわない１．０ Ｘ １０ ｄｏｓｅ ７
ｃｍ２以下であれば良い。
、本発明の実施例では基板としてＧａＡｓ基板１、注入
する不純物イオンとして Ｂを用いたが基板は化合物半
導体基板であれば良く、まだ不純物イオンは少なくとも
ゲート電極を通過できるような質量数が８０以下のイオ
ンであれば制限はなく、イオン注入量は電流通路を高抵
抗化してしまわない１．０ Ｘ １０ ｄｏｓｅ ７
ｃｍ２以下であれば良い。
（発明の効果）
以上、詳細に説明したように本発明によれば、ＦＥＴが
構造が完成した後にもしきい値電圧が目的とする値より
も負にずれていた場合、正の方向へずらし目的の値とす
ることが可能となる。しだがってＦＥＴの形成プロセス
において、しきい値電圧が負にずれていても、本発明に
よれば、目的とする特性を備えたＦＥＴを再男性良く得
ることができる。
構造が完成した後にもしきい値電圧が目的とする値より
も負にずれていた場合、正の方向へずらし目的の値とす
ることが可能となる。しだがってＦＥＴの形成プロセス
において、しきい値電圧が負にずれていても、本発明に
よれば、目的とする特性を備えたＦＥＴを再男性良く得
ることができる。
【図面の簡単な説明】
第１図は、本発明の詳細な説明するだめの素子断面図で
あり、第２図はイオン注入量としきい値電圧との関係を
説明するだめの線図であり、第３図はイオン注入量とに
値との関係を説明するための線図である。 １−−− ＧａＡｓ基板、２− ｎ層、３−Ｗ−Ａｔゲ
ート、４・・１１層、５・・・ソース電極、６・・・ド
レイン電極特許出願人 沖電気工業株式会社 昭和 年 月 日
あり、第２図はイオン注入量としきい値電圧との関係を
説明するだめの線図であり、第３図はイオン注入量とに
値との関係を説明するための線図である。 １−−− ＧａＡｓ基板、２− ｎ層、３−Ｗ−Ａｔゲ
ート、４・・１１層、５・・・ソース電極、６・・・ド
レイン電極特許出願人 沖電気工業株式会社 昭和 年 月 日
Claims (2)
- （１）活性層が形成されている複数の化合物半導体基板
それぞれにオーミック接触をなすソース電極及びドレイ
ン電極とショットキ障壁をなすゲート電極とを形成する
ことにより複数の電界効果トランジスタを形成する工程
と、 前記電界効果トランジスタのうち所定の電界効果トラン
ジスタのしきい値電圧を測定し該しきい値電圧が所望の
値より負にずれている電界効果トランジスタを有する前
記基板に対し質量数が８０以下のイオンを少なくとも前
記ゲート電極を通過する注入エネルギーでイオン注入す
ることによりしきい値電圧を所望の値にする工程とを備
えてなることを特徴とする半導体装置の製造方法。 - （２）活性層が形成されている複数の化合物半導体基板
それぞれにオーミック接触をなすソース電極及びドレイ
ン電極とショットキ障壁をなすゲート電極とを形成する
ことにより複数の電界効果トランジスタを形成する工程
と、 前記電界効果トランジスタのうち所定の電界効果トラン
ジスタのしきい値電圧を測定し該しきい値電圧が所望の
値より負にずれている電界効果トランジスタを有する前
記基板に対し質量数が８０以下のイオンを少なくとも前
記ゲート電極を通過する注入エネルギーでイオン注入す
ることによりしきい値電圧を所望の値にする工程としか
る後前記基板を３００℃〜４５０℃の温度でアニールす
る工程とを備えてなることを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17317285A JPS6235574A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
| US07/132,713 US4889817A (en) | 1985-08-08 | 1987-12-11 | Method of manufacturing schottky gate field transistor by ion implantation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17317285A JPS6235574A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235574A true JPS6235574A (ja) | 1987-02-16 |
Family
ID=15955424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17317285A Pending JPS6235574A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144880A (ja) * | 1974-10-16 | 1976-04-16 | Suwa Seikosha Kk | |
| JPS61185923A (ja) * | 1985-02-13 | 1986-08-19 | Sumitomo Electric Ind Ltd | 半導体低抵抗層の形成方法 |
| JPS61187329A (ja) * | 1985-02-15 | 1986-08-21 | Sumitomo Electric Ind Ltd | 化合物半導体素子の製造方法及び製造装置 |
-
1985
- 1985-08-08 JP JP17317285A patent/JPS6235574A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144880A (ja) * | 1974-10-16 | 1976-04-16 | Suwa Seikosha Kk | |
| JPS61185923A (ja) * | 1985-02-13 | 1986-08-19 | Sumitomo Electric Ind Ltd | 半導体低抵抗層の形成方法 |
| JPS61187329A (ja) * | 1985-02-15 | 1986-08-21 | Sumitomo Electric Ind Ltd | 化合物半導体素子の製造方法及び製造装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
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