JPH0760830B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0760830B2 JPH0760830B2 JP60258712A JP25871285A JPH0760830B2 JP H0760830 B2 JPH0760830 B2 JP H0760830B2 JP 60258712 A JP60258712 A JP 60258712A JP 25871285 A JP25871285 A JP 25871285A JP H0760830 B2 JPH0760830 B2 JP H0760830B2
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- JP
- Japan
- Prior art keywords
- fet
- ions
- concentration
- threshold voltage
- peak
- Prior art date
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に化合物半導
体基板に形成した電界効果トランジスタ（以下FETとい
う）のしきい値電圧の調整に関するものである。
体基板に形成した電界効果トランジスタ（以下FETとい
う）のしきい値電圧の調整に関するものである。
（従来の技術） 従来のFETの製造方法については、文献、電子通信学会
技術研究報告ED83−74（昭58−11−28）p.9−16等に記
載されているように、基板に活性層用のドナーイオンを
注入し800℃前後の温度でアニールした後、ショットキ
障壁をなす耐熱性ゲート電極を形成し、n+層形成のため
にイオン注入し800℃前後の温度でアニールした後、オ
ーミック電極を形成することによりFETを作製する。こ
の様に形成されるFETのしきい値電圧の調整は、一般に
前記活性層用のドナーイオンの注入量を変化させること
により行なわれている。
技術研究報告ED83−74（昭58−11−28）p.9−16等に記
載されているように、基板に活性層用のドナーイオンを
注入し800℃前後の温度でアニールした後、ショットキ
障壁をなす耐熱性ゲート電極を形成し、n+層形成のため
にイオン注入し800℃前後の温度でアニールした後、オ
ーミック電極を形成することによりFETを作製する。こ
の様に形成されるFETのしきい値電圧の調整は、一般に
前記活性層用のドナーイオンの注入量を変化させること
により行なわれている。
（発明が解決しようとする問題点） しかしながら、以上述べた様な方法で形成した半導体装
置では、現状の化合物半導体基板の特性のバラツキおよ
び製造工程での条件のバラツキが不可避なため、回路設
計上望まれるしきい値電圧を有したFETを全部の基板に
わたって再現性良く形成するのは困難であった。また、
FETの製造プロセスにおいて、FETのしきい値電圧が測定
できるのはオーミック電極形成後であるが、通常のオー
ミック電極形成後、FETを500℃以上に熱するとFET特性
が著しく劣化するため、500℃以上のアニールをするこ
とは不可能である。
置では、現状の化合物半導体基板の特性のバラツキおよ
び製造工程での条件のバラツキが不可避なため、回路設
計上望まれるしきい値電圧を有したFETを全部の基板に
わたって再現性良く形成するのは困難であった。また、
FETの製造プロセスにおいて、FETのしきい値電圧が測定
できるのはオーミック電極形成後であるが、通常のオー
ミック電極形成後、FETを500℃以上に熱するとFET特性
が著しく劣化するため、500℃以上のアニールをするこ
とは不可能である。
そこで本発明の目的は、イオン注入により発生する結晶
欠陥を利用して500℃以上のアニールをすることなし
に、FETのしきい値電圧を調整することにより、所望の
しきい値電圧を有したFETを再現性良く提供することに
ある。
欠陥を利用して500℃以上のアニールをすることなし
に、FETのしきい値電圧を調整することにより、所望の
しきい値電圧を有したFETを再現性良く提供することに
ある。
（問題点を解決するための手段） 本発明は、ドナーイオンをイオン注入することにより活
性層が形成されている複数の化合物半導体基板それぞれ
に、オーミック接触をなすソース電極及びドレイン電極
とショットキ障壁をなすゲート電極とを少なくとも形成
することにより複数のFETを形成し、前記FETのうち所定
のFETのしきい値電圧を測定し、このしきい値電圧が所
望の値より負にずれているFETを有する前記基板に対
し、前記活性層に注入されたドナーイオン濃度のピーク
よりも深い位置に注入イオン濃度のピークがくるように
不純物のイオンを注入し、しかる後前記基板を300℃〜4
50℃の温度でアニールするものである。
性層が形成されている複数の化合物半導体基板それぞれ
に、オーミック接触をなすソース電極及びドレイン電極
とショットキ障壁をなすゲート電極とを少なくとも形成
することにより複数のFETを形成し、前記FETのうち所定
のFETのしきい値電圧を測定し、このしきい値電圧が所
望の値より負にずれているFETを有する前記基板に対
し、前記活性層に注入されたドナーイオン濃度のピーク
よりも深い位置に注入イオン濃度のピークがくるように
不純物のイオンを注入し、しかる後前記基板を300℃〜4
50℃の温度でアニールするものである。
（作用） 本発明では以上述べた様に、複数の化合物半導体基板に
FETを形成した後、所望の値より負にずれている基板
に、活性層に注入されたドナーイオン濃度のピークより
も深い位置に注入イオン濃度のピークがくるように不純
物イオンを注入し、注入イオンによる損傷等の効果によ
って、目的とする値よりも負にずれたFETのしきい値電
圧を正の方向にずらし、さらに300℃〜450℃の温度でア
ニールを行なうことによって、分離して存在する点欠陥
を消滅させているので、FETの素子特性を表わすパラメ
ータであるＫ値を大きく減少させることなしに、精度良
くしきい値電圧の調整を行なうことができる。
FETを形成した後、所望の値より負にずれている基板
に、活性層に注入されたドナーイオン濃度のピークより
も深い位置に注入イオン濃度のピークがくるように不純
物イオンを注入し、注入イオンによる損傷等の効果によ
って、目的とする値よりも負にずれたFETのしきい値電
圧を正の方向にずらし、さらに300℃〜450℃の温度でア
ニールを行なうことによって、分離して存在する点欠陥
を消滅させているので、FETの素子特性を表わすパラメ
ータであるＫ値を大きく減少させることなしに、精度良
くしきい値電圧の調整を行なうことができる。
（実施例） 第１図は本発明の実施例を説明するための素子断面図で
あり、以下図面に沿って実施例の説明をする。
あり、以下図面に沿って実施例の説明をする。
第１図に示すように、まずGaAs基板１の表層に、29Siを
注入エネルギー60keVでイオン注入し850℃程度の温度で
アニールすることにより、ｎ型活性層（以下ｎ層とい
う）２を形成し、次にショットキ障壁をなすＷ−Alゲー
ト３、高濃度ｎ型導電層４、オーミック接触をなすソー
ス電極５及びドレイン電極６を通常の方法により順次形
成することによりFETを形成する。同様に図示しない他
のGaAs基板にもFETを形成する。ここでＷ−Alゲート３
は、Ｗ−Al（Al 1 at％）、膜厚1000Åであり、ゲート
長LG＝1.0μｍ、ゲート幅WG＝10μｍである。次にプロ
ーブ針を用いてしきい値電圧（以下VTという）を測定し
た後、しきい値電圧VTを正の方向にずらそうとするFET
の形成されたGaAs基板１に対し11Bを、ゲート３を通過
してｎ層２の29Siの濃度のピークの位置よりも深い位置
に濃度のピークがくるようなエネルギーである200keVで
イオン注入する。次に380℃、５分間のアニールを行な
う。
注入エネルギー60keVでイオン注入し850℃程度の温度で
アニールすることにより、ｎ型活性層（以下ｎ層とい
う）２を形成し、次にショットキ障壁をなすＷ−Alゲー
ト３、高濃度ｎ型導電層４、オーミック接触をなすソー
ス電極５及びドレイン電極６を通常の方法により順次形
成することによりFETを形成する。同様に図示しない他
のGaAs基板にもFETを形成する。ここでＷ−Alゲート３
は、Ｗ−Al（Al 1 at％）、膜厚1000Åであり、ゲート
長LG＝1.0μｍ、ゲート幅WG＝10μｍである。次にプロ
ーブ針を用いてしきい値電圧（以下VTという）を測定し
た後、しきい値電圧VTを正の方向にずらそうとするFET
の形成されたGaAs基板１に対し11Bを、ゲート３を通過
してｎ層２の29Siの濃度のピークの位置よりも深い位置
に濃度のピークがくるようなエネルギーである200keVで
イオン注入する。次に380℃、５分間のアニールを行な
う。
第１表は、11Bをドーズ量４×109dose/cm2、注入エネル
ギーをそれぞれ200keVと、ｎ層２の29Si濃度のピークの
位置よりも浅い位置に濃度のピークがくるようなエネル
ギーである100keVとでイオン注入した後、380℃〜５分
間のアニールを行なっている。Ｅは注入エネルギー、K,
K′はそれぞれ11B注入前後のＫ値、VT、VT′は11B注入前
後のVTの値、ΔＫはVTを1mV正にシフトした場合のＫ値
の変化量である。
ギーをそれぞれ200keVと、ｎ層２の29Si濃度のピークの
位置よりも浅い位置に濃度のピークがくるようなエネル
ギーである100keVとでイオン注入した後、380℃〜５分
間のアニールを行なっている。Ｅは注入エネルギー、K,
K′はそれぞれ11B注入前後のＫ値、VT、VT′は11B注入前
後のVTの値、ΔＫはVTを1mV正にシフトした場合のＫ値
の変化量である。
第１表から明らかなように、VTを正に1mVシフトした場
合のＫ値の減少が注入エネルギー100keVの場合3.13〔μ
A/V2〕に対し、注入エネルギー200keVの場合は0.137
〔μA/V2〕であり、ｎ層の29Siの濃度のピーク位置より
も深い位置に濃度のピークがくるように注入エネルギー
を高めるとＫ値の減少を大幅に小さくすることが可能と
なる。
合のＫ値の減少が注入エネルギー100keVの場合3.13〔μ
A/V2〕に対し、注入エネルギー200keVの場合は0.137
〔μA/V2〕であり、ｎ層の29Siの濃度のピーク位置より
も深い位置に濃度のピークがくるように注入エネルギー
を高めるとＫ値の減少を大幅に小さくすることが可能と
なる。
次に第２表に注入イオンとして11Bより質量数の大きい
12Cを注入した場合の各値を示す。注入エネルギーは200
keV、注入量は４×109dose/cm2でK,K′はそれぞれ12C注
入前後のＫ値、VT,VT′は12C注入前後のVTの値、ΔＫは
VTを1mV正にシフトした場合のＫ値の変化量である。
12Cを注入した場合の各値を示す。注入エネルギーは200
keV、注入量は４×109dose/cm2でK,K′はそれぞれ12C注
入前後のＫ値、VT,VT′は12C注入前後のVTの値、ΔＫは
VTを1mV正にシフトした場合のＫ値の変化量である。
第２表に示される各値と第１表の値とを比較して明らか
なように、等しい注入エネルギー及び注入量の場合Ｋ値
の減少は質量数の小さい11Bの方が小さい。このように
質量数の小さい注入イオンの方がＫ値の減少を小さくす
ることができる。
なように、等しい注入エネルギー及び注入量の場合Ｋ値
の減少は質量数の小さい11Bの方が小さい。このように
質量数の小さい注入イオンの方がＫ値の減少を小さくす
ることができる。
次に、第３表に11Bを注入エネルギー200keVで４×109do
se/cm2の注入量で注入する場合の11Bの濃度のピーク位
置を示す。
se/cm2の注入量で注入する場合の11Bの濃度のピーク位
置を示す。
第３表に示されるようにゲート膜厚1000Åの場合には濃
度ピークの位置はGaAs基板表面から約1400Åの深さにあ
りｎ層の29Siの濃度ピーク位置より深いがゲート膜厚20
00Åの場合はGaAs基板表面に11Bの濃度ピークがくるた
め、ゲート膜厚が厚くなると11Bの濃度ピーク位置がGaA
s基板表面から浅くなり、Ｋ値の減少が大きくなってし
まう。
度ピークの位置はGaAs基板表面から約1400Åの深さにあ
りｎ層の29Siの濃度ピーク位置より深いがゲート膜厚20
00Åの場合はGaAs基板表面に11Bの濃度ピークがくるた
め、ゲート膜厚が厚くなると11Bの濃度ピーク位置がGaA
s基板表面から浅くなり、Ｋ値の減少が大きくなってし
まう。
尚、FETの形成までは他の方法を用いてもよく、また、
本発明の実施例では基板としてGaAs基板１、注入する不
純物イオンとして11Bを用いたが基板は化合物半導体基
板であれば良く、また不純物イオンは少なくともゲート
電極を通過できるようなイオンであれば特に制限はな
く、イオン注入量は電流通路を高抵抗化してしまわない
1.0×1011dose/cm2以下であれば良い。
本発明の実施例では基板としてGaAs基板１、注入する不
純物イオンとして11Bを用いたが基板は化合物半導体基
板であれば良く、また不純物イオンは少なくともゲート
電極を通過できるようなイオンであれば特に制限はな
く、イオン注入量は電流通路を高抵抗化してしまわない
1.0×1011dose/cm2以下であれば良い。
以上説明したように本発明の実施例によればFET構造が
完成した後にもVTが目的とする値よりも負にずれていた
場合、Ｋ値の減少を小さく抑えてVTを正の方向へずらし
て目的とするVTの値を得ることが可能となる。したがっ
てGaAs ICプロセスにおいてFET形成段階においてVTが負
にずれている場合には本発明をもちいて目的とする特性
をそなえたGaAs ICを作成することが可能となる。また
注入するイオンの種類はゲート電極を通過しやすい質量
数21以下のイオンならば制限はなく、注入エネルギーは
ｎ層の29Siの濃度のピークよりも深い位置に注入イオン
のピークがくるような200keV以上で注入量は1.0×1011d
ose/cm2以下の少ないドース量で行なうことができ、注
入条件の制限はきびしいものでなく容易に実施できる。
完成した後にもVTが目的とする値よりも負にずれていた
場合、Ｋ値の減少を小さく抑えてVTを正の方向へずらし
て目的とするVTの値を得ることが可能となる。したがっ
てGaAs ICプロセスにおいてFET形成段階においてVTが負
にずれている場合には本発明をもちいて目的とする特性
をそなえたGaAs ICを作成することが可能となる。また
注入するイオンの種類はゲート電極を通過しやすい質量
数21以下のイオンならば制限はなく、注入エネルギーは
ｎ層の29Siの濃度のピークよりも深い位置に注入イオン
のピークがくるような200keV以上で注入量は1.0×1011d
ose/cm2以下の少ないドース量で行なうことができ、注
入条件の制限はきびしいものでなく容易に実施できる。
（発明の効果） 以上、詳細に説明したように本発明によれば、FETが構
造が完成した後にもしきい値電圧が目的とする値よりも
負にずれていた場合、正の方向へずらし、Ｋ値を大きく
減少させることなしに目的の値とすることが可能とな
る。したがってFETの形成プロセスにおいて、しきい値
電圧が負にずれていても、本発明によれば、目的とする
特性を備えたFETを得ることができる。
造が完成した後にもしきい値電圧が目的とする値よりも
負にずれていた場合、正の方向へずらし、Ｋ値を大きく
減少させることなしに目的の値とすることが可能とな
る。したがってFETの形成プロセスにおいて、しきい値
電圧が負にずれていても、本発明によれば、目的とする
特性を備えたFETを得ることができる。
第１図は、本発明の実施例を説明するための素子断面図
である。 １……GaAs基板、２……ｎ層、３……Ｗ−Alゲート、４
……n+層層、５……ソース電極、６……ドレイン電極
である。 １……GaAs基板、２……ｎ層、３……Ｗ−Alゲート、４
……n+層層、５……ソース電極、６……ドレイン電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 Ｚ
Claims (1)
- 【請求項１】表層にドナーイオンをイオン注入すること
により活性層が形成されている複数の化合物半導体基板
それぞれに、オーミック接触をなすソース電極及びドレ
イン電極とショットキ障壁をなすゲート電極とを少なく
とも形成することにより複数の電界効果トランジスタを
形成する工程と、 前記電界効果トランジスタのうち所定の電界効果トラン
ジスタのしきい値電圧を測定し該しきい値電圧が所望の
値より負にずれている電界効果トランジスタを有する前
記基板に、前記活性層に注入された前記ドナーイオンの
濃度のピークよりも深い位置に注入イオン濃度のピーク
がくるように不純物イオンを注入する工程と、 しかる後前記基板を300℃〜450℃の温度でアニールする
工程とを備えてなることを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258712A JPH0760830B2 (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
| US07/132,713 US4889817A (en) | 1985-08-08 | 1987-12-11 | Method of manufacturing schottky gate field transistor by ion implantation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258712A JPH0760830B2 (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119975A JPS62119975A (ja) | 1987-06-01 |
| JPH0760830B2 true JPH0760830B2 (ja) | 1995-06-28 |
Family
ID=17324045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258712A Expired - Lifetime JPH0760830B2 (ja) | 1985-08-08 | 1985-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760830B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4503107B2 (ja) * | 1998-10-08 | 2010-07-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853514B2 (ja) * | 1974-10-16 | 1983-11-29 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS61185923A (ja) * | 1985-02-13 | 1986-08-19 | Sumitomo Electric Ind Ltd | 半導体低抵抗層の形成方法 |
| JPS61187329A (ja) * | 1985-02-15 | 1986-08-21 | Sumitomo Electric Ind Ltd | 化合物半導体素子の製造方法及び製造装置 |
-
1985
- 1985-11-20 JP JP60258712A patent/JPH0760830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119975A (ja) | 1987-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |