JPH01116998A - 救済番地検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は救済番地検出回路、特に冗長メモリセルを有す
る半導体記憶装置において、冗長メモリセルに置換され
て救済された不良セルの番地を検出するだめの救済番地
検出回路に関する。

〔従来の技術〕

第３図は冗長メモリを有する半導体記憶装置に設けられ
る従来の代表的な救済番地検出回路とその周辺の回路図
である。この図では２本の冗長ワード線を有する半導体
記憶装置の場合を示していて、Ｐｌｉ（ｉは０〜ｎの各
ビット）は図示されていない救済アドレスプログ２ム回
路からのｎ＋１個の出力信号で、各Ｐｌｉの論理値は、
第１の冗長ワード線に置換された不良ワード線のアドレ
スを示すｎ＋１ビットの信号Ｒ１ｉのそれぞれの論理値
と、外部Ｘアドレス入力を示すｎ＋１ビットの信号ＡＸ
ｉのそれぞれの論理値とが一致したものに“１”が、一
致しないものに”０”が出力されるように、ヒユーズ切
断等によりプログラムされている。ＥＮＩは第１の冗長
ワード線を使用して特定の不良ワード線を救済するか否
かを指定する冗長メモリセル活性化信号で、Ｉ’ｌｉと
同様に救済アドレスプログラム回路によって使用する場
合は“１”が、しない場合は“０”が出力される。また
Ｐ２ｉ、ＥＮ２は上述のＰｌｉ、ＥＮＩと同様な信号で
あり、第２の冗長ワード線に関する制御を行う。ＲＤＩ
は第１の冗長ワード線を駆動するための救済アドレスデ
コーダ４の出力信号で、外部入力されるＸアドレス入力
を示すｎ＋１ビットの信号ＡＸｉと笛１の救済アドレス
を示すｎ＋１ビ、トの信号Ｒ１ｉとのそれぞれの論理値
が一致し、かつＥＮＩが′１”となるようにプログラム
されているときに”１”を出力する。ＲＤ２は、第２の
冗長ワードを駆動する救済アドレスデコーダＳの出力信
号で、その動作はＲＤＩと同様に説明される。

第３図に示した救済番地検出回路３は直列接続された２
、個のＰｃｈ　ＭＯＳＦＥＴから成る負荷回路部３１と
、並列接続された２個のＮｃｈ　ＭＯＳＦＥＴから成る
負荷回路部３１と、並列接続された２個のＮｃｈ　ＭＯ
ＳＦＥＴからなる駆動回路部３２とで構成される。直列
接続されたＰｃｈ　ＭＯＳＦＥＴはその一端を電源電位
とし、もう一端は、駆動回路部３２に接続され、ゲート
入力信号としてはチップイネ−ナル信号Ｃ３とある特定
の内部Ｙアドレス信号Ｙｎが与えられる。また並列に接
続されたＮ’ｃ’ｈ　ＭＯＳＦＥＴはそれぞれのソース
をＧＮＤに、ドレインを負荷回路部３１に接続され、ゲ
ート入力信号としてそれぞれ前記ＲＤＩ、ＲＤ２が与え
られる。本回路ではτｓ、Ｙｎ共に”０”となるときに
、負荷回路部３１の２個のＰｃｈ　ＭＯＳＦＥＴが共に
オン状態となり、更にＲＤＩもしくはＲＤ２が”１”に
なったときに、駆動回路部３２のＮｃｈＭＯ８ＦＥＴの
うち１個がオン状態となるため貫通電流が流れる。言い
換えれば、半導体記憶装置がアクティブ状態でかつ内部
アドレス信号Ｙｎに対応する外部Ｙアドレス入力信号Ａ
Ｙｎを”０・としたときもし、外部Ｘアドレス入力信号
ＡＸｉと第１もしくは第２の救済アドレスとの各ビット
の全てが一致した場合に本回路に貫通電流が流れる。

ところがＡ　Ｙ　ｎを“１”とした時には、負荷回路部
３１がオフ状態となるためこの貫通電流は流れない。以
上のことから外部から入力されるＸアドレスによって活
性化されるワード線を０番地から最終番地まで変化させ
、各々の番地においてＡＹｎをを“０”としたときとＡ
Ｙｎを“１”としたときとの動作電流を比較し、上述の
貫通電流分の差を生じたＸアドレスを検索することによ
シ救済ワード線の番地を検出することができる。また、
本回路では負荷回路部３１を７丁で制御することにより
、半導体記憶装置のスタンバイ時に貫通電流が流れるこ
とを防いでいる。さらに、この貫通電流の大きさは負荷
回路部３１のＰｃｈ　ＭＯＳＦＥＴの能力を制御するこ
とで容易に適正化することができる。

なお、第３図では２本の冗長ワード線を有する半導体記
憶装置における救済番地検出回路を示したが、２本以上
の冗長ワード線を有する場合は、各々の冗長ワード線に
対応する救済アドレスデコーダの出力信号をゲート入力
としたＮｃｈＭＯ８ＦＥＴを駆動回路部３２に並列接続
することで拡張される。また、冗長メモリセルがディジ
、ト線（Ｙ線）上に設けられた場合は、上述の説明にお
いてＸとＹとを入れ換えることで達成される。

第４図はその半導体記憶装置が冗長メモリセルを使用し
た救済品であるか否かを判定するために設けられる救済
品判別回路である。回路構成は前述した第３図の救済番
地検出回路３と同じで、入力信号としてＹｎのかわ、り
ＫＹｎとは異なる特定の内部Ｙアドレス信号Ｙｍを、Ｒ
Ｄｔ、ＲＤ２のかわりにＥＮＩ、ＥＮ２が与えられる。

本回路によってＹｍに対応する外部Ｘアドレス入力ＡＹ
ｍが０”のときと１”のときとの動作電流の差を判定す
ることにより、即座にその半導体装置が救済品であるか
否かを判別することができる。本回路は、前述の救済番
地検出回路３ｔ−有していれば本来不要である。しかし
ながら、救済番地′ｆ：恢出する必要がなく、その半導
体記憶装置が救済品であるか否かのみを判別したい場合
に、救済番地検出回路３では救済番地となる可能性のあ
る全ての番地を検索する必要があるため、その判別に要
する時間が長くなる。従って、通常この種の半導体記憶
装置では、救済番地検出回路３とともに本救済品判別回
路も設けている。

〔発明が解決しようとする問題点〕

上述した従来の半導体記憶装置における救済番地検出回
路では、救済番地を検出するために、救済される可能性
のある全ての番地を検索する必要がある。従って救済ア
ドレスに関与するアドレス信号線が１本多くなるごとに
、検索に要する時間は前の２倍になる。近年メモリ容量
が増大し、冗長メモリセルの使用頻度も大きくなる一方
、救済アドレスを検出するのに要する時間も２倍、４倍
。

・・・・・・と増大していくことは、半導体記憶装置の
評価および選別において大きな問題点となっている。

本発明の目的は、上述した従来の半導体記憶装置の救済
番地検出回路に対し、救済番地を指定するアドレスの最
下位から最上位までを１つずつ°°１′であるか′０″
であるかを判定することで、最終的に救済番地を断定で
き、救済番地の検出時間を従来に比べ大幅に短縮できる
救済番地検出回路を提供することにある。

〔問題点を解決するだめの手段〕

本発明の救済番地検出回路は、正規メモリセルアレイ内
の不良セルを冗長メモリセルと置換することで部分不良
品を良品として救済するように構成した半導体記憶装置
において、冗長アドレス線に置換された不良アドレス線
のアドレスを示す各ビットと外部アドレス信号のアドレ
スを示す各ビットとのそれぞれの論理値が一致したビッ
トに論理値“１”を出力する救済アドレスプログラム回
路と、この救済アドレスプログラム回路の各出力ビット
と外部アドレス信号のアドレスを示す各ビットとのそれ
ぞれの論理積の論理和をとった駆動回路部と、この駆動
回路部と直列に接続され、チ、ブイネーブル信号で制御
される第１のスイッチングトランジスタと別の信号で制
御される第２のスイッチングトランジスタとを直列とし
た負荷回路部とを有して構成される。

以上の構成を有することにより、外部アドレス線の１本
に１”を他の外部アドレス線に・０・を与えて、負荷回
路部をオンまたはオフ状態にして動作電流の変化を調べ
ることを、外部アドレス線の”１”を順次変えて行なう
ことによシ、置換されたアドレスを知ることができる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例の回路図で、２本の冗長ワー
ド線を有する半導体記憶装置に適用した場合を示してい
る。本発明の救済番地検出回路では、第１の冗長ワード
線に置換された救済ワード線の番地を検出する回路と、
第２の冗長ワード線に置換された救済ワード線の番地を
検出する回路の２つを独立して設けられる。以下、第１
の冗長ワード線に関与する救済番地検出回路１について
説明する。本回路は前述の従来例と同様に直列接続され
た２つのＰｃｈ　ＭＯＳＦＥＴで負荷回路部１１を構成
し、その入力としてチップイネーブル信号τ丁と特定の
内部Ｙアドレス信号Ｙｋが与えられ、一端を電源電位、
他端を駆動回路部１２に接続される。駆動回路部１２は
複数の並列接続されたＮｃｈ　ＭＯＳＦＥＴで構成され
、その数は第１の救済番地を指定するために必要なアド
レス信号のビ、ト数、本実施例ではＸアドレス信号のビ
ット数ｎ　＋　１個である。このＮｃｈ　ＭＯＳＦＥＴ
のソースは各々ＧＮＤに、ドレインは各々負荷回路部１
１に接線され、ゲート入力信号としてそれぞれ内部Ｘア
ドレス信号Ｘ１（ｉは０〜ｎの各ビットを示す）の論理
値と、それに対応する救済アドレスプログラム回路の出
力信号Ｐｌｉの論理値との論理積をとった信号１１ｉが
与えられる。

次に本実施例の動作について説明を進めると、　　　゛
内部アドレス信号の各ビット信号為〜Ｘｎに対応する外
部アドレス入力信号の各ピット信号ＡＸ、〜ＡＸｎのう
ちＡＸｏのみを′１”とじＡＸ、　〜ＡＸ　ｎを”０″
としたとき、Ｘ１〜Ｘｎ　　は全て”θ″とな９１１．
〜Ｉｌｎも“０”を出力するため、駆動回路部１２のＮ
ｃｈ　ＭＯＳＦＥＴはＩｌ、を入力とするもの以外は全
てオフ状態となる。従りて、このとき本回路の駆動に寄
与する信号としては、ＸｏとＰｌ。とのみになる。ここ
で、第１の救済ワード線の番地を構成す各ビットの信号
をＲ１゜〜Ｒ１ｎとすると、その最下位ビットＲ１゜が
＠１″の場合はＲ１゜とＡＸ、とは一致するため、Ｐｌ
。は”１”を出力する。Ｘｏも“１”であることから、
その論理積出力１１゜にも”１”が出力され、駆動回路
部１２はオン状態となる。逆にＲ１，が“０”と禍駆動
回路部２はオフ状態となる。以上のことがらＡＸｏを“
・１”としＡＸ、〜ＡＸユを′Ｏ”とした状態でＹｋに
対応する外部Ｙアドレス入力信号ＡＹｋを“１”とした
ときと′″０”にしたときとの動作電流を比較すること
で、　Ｒ１゜が′１′″か＠０″かを判定できることは
従来例の回路動作からも類推できる。すなわち、ＡＹｋ
を０”としたときの動作電流が、ＡＹｃを“１”とした
ときの動作電流よシも本回路を流れる貫通電流分だけ大
きいときはＲ１゜は′１”と判定でき、これらの動作電
流に差がない場合にはＲ１゜は”Ｏ”と判定することが
できる。一般的に言い換えれば、本実施例の救済番地検
出回路１によってＲｌｉが“１”かＯ″かを判定したい
場合は、外部Ｘアドレス入力信号の各ビットの信号ＡＸ
、〜Ａ　Ｘ　ｎのうちＡＸｉのみを“１”として、ＡＹ
ｋが１″ｍのときと”０”のときとの動作電流を比較し
、貫通電流分の差を生じればＲｌｉは＠１”、動作電流
に差がなければＲｌｉは“ａ″と判定することができる
。

また第２の冗長ワード線に関与する救済番地検出回路２
については、その回路動作は救済番地検出回路１と同様
であるが、負荷回路部２１に入力される内部Ｙアドレス
信号はＹｋとは別の信号Ｙｔを入力する必要がある。こ
れは、第１の救済番地を検出する際に、救済番地検出回
路２に貫通電流を流さないために、ＡＹｔを＠１′とし
て救済番地検出回路２の負荷回路部２１をオフ状態とし
ておく必要があることによる。また、同様に第２の救済
番地を検出する際は、ＡＹｋを＠１”として救済番地検
出回路１の負荷回路部１１をオフ状態としておく必要が
ある。

なお、本発明による救済番地検出回路を適用した半導体
記憶装置においては、従来例で述べた第４図の救済品判
別回路が必要不可欠となる。その理由を以下に説明する
。通常この種の半導体記憶装置においては、その半導体
記憶装置が救済品であるなしにかかわらず救済アドレス
プログラム回路の出力として“１”または′″Ｏ″の出
力信号が初期値として出力されている。したがって本発
明の救済番地検出回路によって、その半導体記憶装置が
救済品でない場合も救済アドレスプログラム回路の出力
の初期値に対応したアドレスを検出する。したがって、
本発明の半導体記憶装置において救済番地を検出する際
は、前述の救済品判別回路によって、まずそのデバイス
が救済品であることを確認する必要がある。しかしなが
ら、前述した様に従来の半導体記憶装置においても救済
品判別回路を有していて、救済品判別に要する時間は小
さいことから、本発明における救済品判別回路の不可欠
性が有効性を損なうことはないと考えられる。

なおまた、上述した本発明の実施例において、内部Ｘア
ドレス信号のビットの信号ＸｉＯかわりに反転した内部
Ｘアドレス信号のビットの信号Ｘｉを用いても、同様の
救済番地検出回路が実現できる。また、内部Ｘアドレス
信号と救済アドレスプログラム回路の出力信号との論理
をＡＮＤからＮＯＨにかえても、更に上述の実施例にお
いてＰｃｈ　　ＭＯＳＦＥＴとＮｃｈ　　ＭＯＳＦＥＴ
とを、電源とＧＮＤとを、ｉとＣ８とを入れ換えること
でＮＡＮＤ、　　もしくはＯＲ論理にかえても本発明の
救済アドレス検出回路が実現できる。ただし、この際は
判定における条件が回路によって異なる。

すなわち、回路によっては検出の際の測定条件として、
外部Ｘアドレス線のうち１本だけを”０″にするという
場合もあシ、救済アドレスの判定基準をＡＹｋが１１”
のときと”０”のときの動作電流に差が生じた時に注目
しているビットの救済アドレスＲ１ｉは０”で、動作電
流に差がないときにＲｌｉは”１″としなければならな
い場合もある。

さらにまた、本実施例においては、負荷回路部１１およ
び２１の制御信号として内部Ｙアドレス信号を用いてい
るが、外部入力端子から直流的に制御でき、その信号が
”１″であるか０”であるかによって、本来動作電流に
変化をきたさない内部信号、例えばＹデコーダ出力信号
等であればどんな信号を用いても問題ない。

さらにまた本実施例は、２本の冗長ワード線を有する半
導体記憶装置について述べたが、２本以上の冗長ワード
線を有する半導体記憶装置においては、各々の冗長ワー
ド線に対応した救済番地検出回路を備えることで本発明
は実現でき、ゲイジ、＋１（Ｙ線）上に冗長メモリセル
を有する半導体記憶装置においては、上述のＸとＹ金入
れ換えることで説明することができる。

〔実施例２〕 第２図は、本発明の別の実施例の回路図で、第１図の実
施例における救済番地検出回路１に対応する部分のみが
示しである。第１図の実施例との相異点は、駆動回路部
で、第１図の実施例は予めＸｉとＰｌｉとのＡＮＤ論理
をとシその信号を駆動回路部のＮｃｈ　ＭＯＳＦＥＴの
入力信号としているのに対し、本実施例では２個の直列
に接続されたＮｃｈ　ＭＯＳＦＥＴがｎ＋１組設けられ
、それぞれ一端をＧＮＤにもう一端を負荷回路部に接続
しており、２個のＮｃｈ　ＭＯＳＦＥＴのゲート入力信
号として内部Ｘアドレス信号のビット信号Ｘｉとそれに
対応した救済アドレスプログラム回路の出力信号Ｐｌｉ
とがそれぞれ接続されている。本回路でも第１図の実施
例と同様な動作で救済番地を検出できることは、第１図
の実施例の説明から容易に類推できる。本実施例では、
第１図の実施例に比べて少ない素子数で本発明の救済番
地検出回路を構成でき、よシ実用的であるという利点が
ある。

〔発明の効果〕

以上説明したように本発明は、半導体記憶装置における
救済番地検出回路の駆動回路部の入力信号として、救済
アドレスプログラム回路の各ビ。

ト出力信号と内部アドレス信号の各ビット信号とを用い
、それぞれ対応する２ビツトの論理（排他的論理和を除
く）をとる論理回路を設けることにより、救済番地を検
出する際その番地を構成するに必要なアドレスの最下位
から最上位まで１つずつ”１”か”０”かを判定するこ
とが可能となることで、救済帯地検出時間を大幅に短縮
することができる効果がある。

【図面の簡単な説明】

ｉｔ図は、本発明の一実施例の回路構成図、第２図は本
発明の別の実施例を示す回路構成図、第３図は従来の救
済番地検出回路の構成図、第４図は救済品判別回路の構
成図である。 １．２．３・・・・・・救済番地検出回路、４，５・・
・・・・救済アドレスデコーダ、１１，２１．３１・・
・・・・負荷回路部、１２，２２，３２・・・・・・駆
動回路部、ｃｓ・・・・・・チップイネーブル信号、Ｙ
ｋ−Ｙｎ　　・・・・・・内部Ｙアドレス信号、Ｘ０〜
Ｘｎ　・・・・・・内部Ｘアドレス信号のビット信号、
Ｐｌ。〜Ｐｉｎ、Ｐ２゜〜Ｐ２ｎ・・・・−・救済アド
レスプログラム回路の出力信号、ＥＮＩ、ＥＮ２・・・
・・・冗長メモリセル活性化信号。 代理人　弁理士　　内　原　　　晋 第１図 第３図

Claims (1)

【特許請求の範囲】
1. 　正規メモリセルアレイ内の不良セルを冗長メモリセル
   と置換することで部分不良品を良品として救済するよう
   に構成した半導体記憶装置において、冗長アドレス線に
   置換された不良アドレス線のアドレスを示す各ビットと
   外部アドレス信号のアドレスを示す各ビットとのそれぞ
   れの論理値が一致したビットに論理値“１”を出力する
   救済アドレスプログラム回路と、この救済アドレスプロ
   グラム回路の各出力ビットと外部アドレス信号のアドレ
   スを示す各ビットとのそれぞれの論理積の論理和をとる
   駆動回路部と、この駆動回路部と直列に接続され、チッ
   プイネーブル信号で制御される第１のスイッチングトラ
   ンジスタと別の信号で制御される第２のスイッチングト
   ランジスタとを直列とした負荷回路部とを有することを
   特徴とする救済番地検出回路。