JPS62120074A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62120074A JPS62120074A JP60260265A JP26026585A JPS62120074A JP S62120074 A JPS62120074 A JP S62120074A JP 60260265 A JP60260265 A JP 60260265A JP 26026585 A JP26026585 A JP 26026585A JP S62120074 A JPS62120074 A JP S62120074A
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- JP
- Japan
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- film
- source
- resist mask
- gate
- drain
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
逆スタガード型薄膜トランジスタの製造方法の改良であ
る。
る。
ソース電極・ドレイン電極とゲート電極との間の耐圧を
向上するため、ソース・ドレイン電極とゲート電極との
間の電界がか覧る領域において、ゲート絶縁膜／動作層
の断面を全く露出させないようにするものであり、現像
済みポジ型レジストがネガ型レジスト用現像液に対して
耐性があることを利用すると、ポジ型レジストパターン
上にこれとは異なる形状のネガ型レジストパターンを形
成することができ、これら二つの積層パターンをもって
、Ｆ記二つのパターンが複合された複合パターンを形成
しうるという原理を利用したものである。
向上するため、ソース・ドレイン電極とゲート電極との
間の電界がか覧る領域において、ゲート絶縁膜／動作層
の断面を全く露出させないようにするものであり、現像
済みポジ型レジストがネガ型レジスト用現像液に対して
耐性があることを利用すると、ポジ型レジストパターン
上にこれとは異なる形状のネガ型レジストパターンを形
成することができ、これら二つの積層パターンをもって
、Ｆ記二つのパターンが複合された複合パターンを形成
しうるという原理を利用したものである。
本発明は、逆スタガード型薄膜トランジスタの製造方法
の改良に関する。特に、ソース電極・ドレイン電極とゲ
ート電極との間の耐圧を向上する改良に関する。
の改良に関する。特に、ソース電極・ドレイン電極とゲ
ート電極との間の耐圧を向上する改良に関する。
逆スタガード型薄膜トランジスタの従来技術に係る製造
方法を説明する。
方法を説明する。
第７図参照
カラス板等透光性絶縁物基板１上にクロム膜等を形成し
、これをパターニングしてゲート電極２を形成する。
、これをパターニングしてゲート電極２を形成する。
つぐいて、窒化シリコン膜等よりなるゲート絶縁膜３と
水素化アモルファスシリコン等よりなる動作層４と二酸
化シリコン等よりなるゲート領域保護用絶縁膜５とをつ
ζけて形成する。
水素化アモルファスシリコン等よりなる動作層４と二酸
化シリコン等よりなるゲート領域保護用絶縁膜５とをつ
ζけて形成する。
その上にポジ型レジスト膜６を形成する。
第８図参照
透光性絶縁物基板１の側から、ゲート電極２をマスクと
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク６１を形成する。
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク６１を形成する。
この第１のレジストマスク６１を使用してフッ酸等をも
ってチャンネル保護用絶縁膜５を除去する。
ってチャンネル保護用絶縁膜５を除去する。
第９図参照
ｎ ｆｆｉ 水素化アモルファスシリコン膜９１とソー
ス電極・ドレイン電極用金属膜９（チタン膜８２とアル
ミニュウム膜９３）とをつζけて形成した後。
ス電極・ドレイン電極用金属膜９（チタン膜８２とアル
ミニュウム膜９３）とをつζけて形成した後。
第１のレジストマスク６１を除去して、ソース電極・ド
レイン電極用金属膜９（アルミニュウム膜９３とチタン
膜８２）とｎ型水素化アモルファスシリコン膜９１とを
ゲート領域上からリフトオフして除去する。
レイン電極用金属膜９（アルミニュウム膜９３とチタン
膜８２）とｎ型水素化アモルファスシリコン膜９１とを
ゲート領域上からリフトオフして除去する。
第１Ｏ図参照
ゲート領域とソース・ドレイン領域とに第２のレジスト
マスクＩＯを形成し、この第２レジストマスク１０を使
用して、ソース電極・ドレイン電極用金属膜９（アルミ
ニュウム膜９３とチタン膜９２）とｎ型水素化アモルフ
ァスシリコン膜８１と動作層４と所望によってはゲート
絶縁膜３とを薄膜トランジスタ領域以外から除去して、
ソース電極１１とドレイン電極１２とを形成する。
マスクＩＯを形成し、この第２レジストマスク１０を使
用して、ソース電極・ドレイン電極用金属膜９（アルミ
ニュウム膜９３とチタン膜９２）とｎ型水素化アモルフ
ァスシリコン膜８１と動作層４と所望によってはゲート
絶縁膜３とを薄膜トランジスタ領域以外から除去して、
ソース電極１１とドレイン電極１２とを形成する。
第１１図参照
その後、第２のレジストマスク１０を除去する。
上記せる従来技術に係る薄膜トランジスタは、ソース電
極・ドレイン電極をなす金属膜９（アルミニュウム膜９
３番チタン膜９２）とｎ型水素化アモルファスシリコン
膜９１とゲート電極２との境界領域、特にその角部（第
１１図にＡをもって示す領域）において耐圧が悪いとい
う欠点がある。
極・ドレイン電極をなす金属膜９（アルミニュウム膜９
３番チタン膜９２）とｎ型水素化アモルファスシリコン
膜９１とゲート電極２との境界領域、特にその角部（第
１１図にＡをもって示す領域）において耐圧が悪いとい
う欠点がある。
本発明の目的はこの欠点を解消することにあり、耐圧の
高い薄膜トランジスタの製造方法を提供することにある
。
高い薄膜トランジスタの製造方法を提供することにある
。
上記の目的を達成するために本発明が採った手段は、
（イ）透光性絶縁物基板ｌ上に不透光性ゲート電極２を
形成し、ゲート絶縁膜３を形成し、動作層４を形成し、
チャンネル保護用絶縁膜５を形成した後、 （ロ）ポジ型レジスト膜６を形成し、このポジ型レジス
ト膜６を前記の透光性絶縁物基板ｌ側から露光して前記
のゲート電極２と同一形状の第１のレジストマスク６１
を形成し、次いで、ネガ型レジスト膜を形成し、ソース
φドレイン領域とゲート領域とを覆うマスクを使用して
露光し、ソース・ドレイン領域とゲート領域とに開口を
有する第２のレジストマスク７１を形成し、この第２の
レジストマスク７１と前記の第１のレジストマスク６１
とをもって、ソース・ドレイン領域のみに開口を有する
複合レジストマスク８とし、 （ハ）この複合レジストマスク８を使用して前記のチャ
ンネル保護用絶縁膜５を除去し、（ニ）金属膜９を形成
した後、前記の複合レジストマスク８を使用してリフト
オフをなして前記の複合レジストマスク８を除去し、前
記の金属膜９をソース・ドレイン領域のみに残留し、こ
れらをもってソース電極１１とトレイン電極１２とを形
成して、薄膜トランジスタを製造することにある。
形成し、ゲート絶縁膜３を形成し、動作層４を形成し、
チャンネル保護用絶縁膜５を形成した後、 （ロ）ポジ型レジスト膜６を形成し、このポジ型レジス
ト膜６を前記の透光性絶縁物基板ｌ側から露光して前記
のゲート電極２と同一形状の第１のレジストマスク６１
を形成し、次いで、ネガ型レジスト膜を形成し、ソース
φドレイン領域とゲート領域とを覆うマスクを使用して
露光し、ソース・ドレイン領域とゲート領域とに開口を
有する第２のレジストマスク７１を形成し、この第２の
レジストマスク７１と前記の第１のレジストマスク６１
とをもって、ソース・ドレイン領域のみに開口を有する
複合レジストマスク８とし、 （ハ）この複合レジストマスク８を使用して前記のチャ
ンネル保護用絶縁膜５を除去し、（ニ）金属膜９を形成
した後、前記の複合レジストマスク８を使用してリフト
オフをなして前記の複合レジストマスク８を除去し、前
記の金属膜９をソース・ドレイン領域のみに残留し、こ
れらをもってソース電極１１とトレイン電極１２とを形
成して、薄膜トランジスタを製造することにある。
現像済みポジ型レジストはネガ型レジスト用現像液によ
って溶解されることはない。
って溶解されることはない。
そこで、まず、ポジ型レジストを使用して、第１のパタ
ーンを形成しておき、その上に、重ねてネガ型レジスト
を使用して第２のパターンを形成すれば、第１のパター
ンと第２のパターンとが重ねられた複合パターンを作成
することができる。
ーンを形成しておき、その上に、重ねてネガ型レジスト
を使用して第２のパターンを形成すれば、第１のパター
ンと第２のパターンとが重ねられた複合パターンを作成
することができる。
本発明はこの性質を利用したものであり、透光性絶縁物
基板ｌ上に不透光性ゲート電極２を形成し、ゲート絶縁
膜３を形成し、動作層４を形成し、チャンネル保護用絶
縁膜５を形成した後、ソース電極とドレイン電極との形
成予定領域のみに上記の複合レジストマスク８を形成し
、この複合レジストマスク８を使用してチャンネル保護
用絶縁膜５を除去し、さらに、この複合レジストマスク
８を使用してリフトオフをなしてソース電極１１とドレ
イン電極１２とを形成することとしたものであり、ソー
ス電極・トレイン電極とゲート電極間の電界がか〜る領
域において、ゲート絶縁膜／動作層の断面が露出するこ
とがなく、ゲート電極２とソース電極１１拳トレイン電
極１２との間の１耐圧は極めて良好である。
基板ｌ上に不透光性ゲート電極２を形成し、ゲート絶縁
膜３を形成し、動作層４を形成し、チャンネル保護用絶
縁膜５を形成した後、ソース電極とドレイン電極との形
成予定領域のみに上記の複合レジストマスク８を形成し
、この複合レジストマスク８を使用してチャンネル保護
用絶縁膜５を除去し、さらに、この複合レジストマスク
８を使用してリフトオフをなしてソース電極１１とドレ
イン電極１２とを形成することとしたものであり、ソー
ス電極・トレイン電極とゲート電極間の電界がか〜る領
域において、ゲート絶縁膜／動作層の断面が露出するこ
とがなく、ゲート電極２とソース電極１１拳トレイン電
極１２との間の１耐圧は極めて良好である。
以下、図面を参照しつ＼、本発明の一実施例に係る薄膜
トランジスタの製造方法についてさらに説明する。
トランジスタの製造方法についてさらに説明する。
第２図参照
カラス板等透光性絶縁物基板ｌ上にクロム膜等を形成し
、これをパターニングしてゲート電極２を形成する。
、これをパターニングしてゲート電極２を形成する。
つぐいて、プラズマＣＶＤ法を使用して、窒化シリコン
膜等よりなるゲート絶縁膜３と水素化アモルファスシリ
コン等よりなる動作層４と二酸化シリコン等よりなるチ
ャンネル保護用絶縁膜５とをつ−けて形成する。
膜等よりなるゲート絶縁膜３と水素化アモルファスシリ
コン等よりなる動作層４と二酸化シリコン等よりなるチ
ャンネル保護用絶縁膜５とをつ−けて形成する。
その上にポジ型レジスト膜６を形成する。
第３図、第４図参照
透光性絶縁物基板１の側から、ゲート電極２をマスクと
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク６１を形成する。
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク６１を形成する。
この第１のレジストマスク６１の平面形状は、第４図に
示すようになる。
示すようになる。
第５図参照
つ（いて、ネガ型レジスト膜を形成した後、ソース・ド
レイン領域とゲート領域とを覆うマスクを使用して露光
した後、これを現像して、ンース―ドレイン領域とゲー
ト領域とに開口を有する、第２のレジストマスク７１を
形成する。この工程中に上記の第１のレジストマスク６
１は破損しないので、これら（第１のレジストマスク６
１と第２のレジストマスク７１）が積層されて、ソース
・ドレイン領域のみに開口を有する複合レジストマスク
８が形成される。
レイン領域とゲート領域とを覆うマスクを使用して露光
した後、これを現像して、ンース―ドレイン領域とゲー
ト領域とに開口を有する、第２のレジストマスク７１を
形成する。この工程中に上記の第１のレジストマスク６
１は破損しないので、これら（第１のレジストマスク６
１と第２のレジストマスク７１）が積層されて、ソース
・ドレイン領域のみに開口を有する複合レジストマスク
８が形成される。
第６図参照
この複合レジストマスク８を使用して、チャンネル保護
用絶縁膜５を、ソース・ドレイン領域から除去する。
用絶縁膜５を、ソース・ドレイン領域から除去する。
つりいてｎ型水素化アモルファスシリコン膜８１とソー
ス電極・ドレイン電極用金属膜９（チタン膜９２とアル
ミニュウム膜９３）とをつ（けて形成する。
ス電極・ドレイン電極用金属膜９（チタン膜９２とアル
ミニュウム膜９３）とをつ（けて形成する。
第１ａ図、第１ｂ図参照
複合レジストマスク８を除去して、ソース電極φドレイ
ン電極用金属膜９（アルミニュウム膜９３とチタン膜９
２）とｎ型水素化アモルファスシリコン膜９１とをソー
ス・ドレイン領域上以外からリフトオフして、ソース電
極１１１１ドレイン電極１２を形成する。
ン電極用金属膜９（アルミニュウム膜９３とチタン膜９
２）とｎ型水素化アモルファスシリコン膜９１とをソー
ス・ドレイン領域上以外からリフトオフして、ソース電
極１１１１ドレイン電極１２を形成する。
このソース電極１１・ドレイン電極１２はチャンネル保
護用絶縁膜５中に埋め込まれた形で形成される。
護用絶縁膜５中に埋め込まれた形で形成される。
以上の工程をもって製造した薄膜トランジスタのチャン
ネル保護用絶縁膜５は、ソース・ドレイン領域以外のす
べての領域を覆っており、ソース゛屯極１トドレイン電
極１２とゲート電極２との間の電界がか覧る領域におい
て、ゲート絶縁膜３／動作層４の断面が露出することは
なく、ゲート電極２とソース電極１トドレイン電極１２
との間の耐圧は向上している。
ネル保護用絶縁膜５は、ソース・ドレイン領域以外のす
べての領域を覆っており、ソース゛屯極１トドレイン電
極１２とゲート電極２との間の電界がか覧る領域におい
て、ゲート絶縁膜３／動作層４の断面が露出することは
なく、ゲート電極２とソース電極１トドレイン電極１２
との間の耐圧は向上している。
なお、上記の実施例にあっては、動作層として水素化ア
モルファスシリコン等を使用しであるが、これは−例で
あり、限定的意義を有しない。
モルファスシリコン等を使用しであるが、これは−例で
あり、限定的意義を有しない。
すなわち、単結晶シリコン等であっても、多結晶シリコ
ン等であっても、また、その他の化合物半導体等であっ
てもよい、ソースΦドレイン電極材料についても同様で
ある。すなわち、動作層として選択された半導体材料に
対応して最適の導電性材料を選択すればよい。
ン等であっても、また、その他の化合物半導体等であっ
てもよい、ソースΦドレイン電極材料についても同様で
ある。すなわち、動作層として選択された半導体材料に
対応して最適の導電性材料を選択すればよい。
以上説明せるとおり、本発明に係る逆スタガード型薄膜
トランジスタの製造方法においては、単一のレジストマ
スク（上記の複合マスク）をもって、（イ）チャンネル
保護用絶縁膜のエツチングも、（ロ）ソース電極・ドレ
イン電極用全屈膜のリフトオフも、（ハ）ドレイン電極
・ドレイン電極の分離もなされており、ソース電極・ド
レイン電極とゲート電極間の電界がか−る領域において
、ゲート絶縁Ｍ／動作層の断面が露出することがなく、
ソース電極・ドレイン電極とゲート電極間の耐圧が向上
している。
トランジスタの製造方法においては、単一のレジストマ
スク（上記の複合マスク）をもって、（イ）チャンネル
保護用絶縁膜のエツチングも、（ロ）ソース電極・ドレ
イン電極用全屈膜のリフトオフも、（ハ）ドレイン電極
・ドレイン電極の分離もなされており、ソース電極・ド
レイン電極とゲート電極間の電界がか−る領域において
、ゲート絶縁Ｍ／動作層の断面が露出することがなく、
ソース電極・ドレイン電極とゲート電極間の耐圧が向上
している。
第１ａ図、第１ｂ図は１本発明の一実施例に係る薄膜ト
ランジスタの製造方法を実施して製造した薄膜トランジ
スタの断面図と平面図である。 第２〜６図は、本発明の一実施例に係る薄膜トランジス
タの製造方法の主要工程完了後の断面図である。 第７〜１１図は、従来技術に係る薄膜トランジスタの主
要工程完了後の平面図または断面図である。 １・・・透光性基板（ガラス板）、 ２ ・ ・ ・
ゲート電極、 ３Φ−ゲート絶縁膜、 ４・・・動作層、 ５・・・チャンネル保護用絶縁膜、
６・・・レジスト膜、 ６１・ ・ ・第１のレジス
トマスク、 ７１・・・第２のレジストマスク、 ８・
・・複合レジストマスク（８１＋７１）、 ９・・・金
属膜（９２＋ ９３）、８１争◆・ｎ型水ｘ化アモルフ
ァスシリコンＤ％、９２・・・チタン膜、９３・・争ア
ルミニュウムＩｔ／ｌ ｌ Ｉ’ｌ・、・帰吏祐諾
の爪２のレジストマスク、 １１・ ・ ・ ソース電
極（９＋ ９１）、１２・・拳ドレイン電極（９＋９１
）。 従来技斯 第７図 第 ８ 図 第１０図 工程図 第３７ 工程図 第４図 工程図 第５図 第６図
ランジスタの製造方法を実施して製造した薄膜トランジ
スタの断面図と平面図である。 第２〜６図は、本発明の一実施例に係る薄膜トランジス
タの製造方法の主要工程完了後の断面図である。 第７〜１１図は、従来技術に係る薄膜トランジスタの主
要工程完了後の平面図または断面図である。 １・・・透光性基板（ガラス板）、 ２ ・ ・ ・
ゲート電極、 ３Φ−ゲート絶縁膜、 ４・・・動作層、 ５・・・チャンネル保護用絶縁膜、
６・・・レジスト膜、 ６１・ ・ ・第１のレジス
トマスク、 ７１・・・第２のレジストマスク、 ８・
・・複合レジストマスク（８１＋７１）、 ９・・・金
属膜（９２＋ ９３）、８１争◆・ｎ型水ｘ化アモルフ
ァスシリコンＤ％、９２・・・チタン膜、９３・・争ア
ルミニュウムＩｔ／ｌ ｌ Ｉ’ｌ・、・帰吏祐諾
の爪２のレジストマスク、 １１・ ・ ・ ソース電
極（９＋ ９１）、１２・・拳ドレイン電極（９＋９１
）。 従来技斯 第７図 第 ８ 図 第１０図 工程図 第３７ 工程図 第４図 工程図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 透光性絶縁物基板（１）上に不透光性ゲート電極（２）
を形成し、 ゲート絶縁膜（３）を形成し、 動作層（４）を形成し、 チャンネル保護用絶縁膜（５）を形成し、 ポジ型レジスト膜（６）を形成し、該ポジ型レジスト膜
（６）を前記透光性絶縁物基板（１）側から露光して前
記ゲート電極（２）と同一形状の第１のレジストマスク
（６１）を形成し、次いで、ネガ型レジスト膜を形成し
、ソース・ドレイン領域とゲート領域とを覆うマスクを
使用して露光して、ソース・ドレイン領域とゲート領域
とに開口を有する第２のレジストマスク（７１）を形成
し、該第２のレジストマスク（７１）と前記第１のレジ
ストマスク（６１）とをもって、ソース・ドレイン領域
のみに開口を有する複合レジストマスク（８）となし、 該複合レジストマスク（８）を使用して前記チャンネル
保護用絶縁膜（５）を除去し、 金属膜（９）を形成し、 前記複合レジストマスク（８）を除去して、前記金属膜
（９）をソース・ドレイン領域のみに残留して、ソース
電極（１１）とドレイン電極（１２）とを形成すること
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260265A JPS62120074A (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260265A JPS62120074A (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120074A true JPS62120074A (ja) | 1987-06-01 |
Family
ID=17345648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260265A Pending JPS62120074A (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173753A (en) * | 1989-08-10 | 1992-12-22 | Industrial Technology Research Institute | Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance |
| US20150311223A1 (en) * | 2013-12-04 | 2015-10-29 | Boe Technology Group Co., Ltd. | Thin film transistor array substrate and manufacturing method thereof, and display device |
-
1985
- 1985-11-20 JP JP60260265A patent/JPS62120074A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173753A (en) * | 1989-08-10 | 1992-12-22 | Industrial Technology Research Institute | Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance |
| US20150311223A1 (en) * | 2013-12-04 | 2015-10-29 | Boe Technology Group Co., Ltd. | Thin film transistor array substrate and manufacturing method thereof, and display device |
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