JPH0243740A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
- Publication number
- JPH0243740A JPH0243740A JP63193765A JP19376588A JPH0243740A JP H0243740 A JPH0243740 A JP H0243740A JP 63193765 A JP63193765 A JP 63193765A JP 19376588 A JP19376588 A JP 19376588A JP H0243740 A JPH0243740 A JP H0243740A
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- JP
- Japan
- Prior art keywords
- region
- oxide film
- gate
- conductivity type
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力用ＭＯＳ Ｆ ＥＴあるいは絶縁ゲート
型バイポーラトランジスタ（Ｉ Ｇ Ｂ Ｔ ）のよう
に、第一導電形のドレイン領域表面層に第二導電形チャ
ネル領域を有し、チャネル領域の表面層にはドレイン層
との間にチャネル形成領域をはさむ第一導電形のソース
領域が形成され、チャネル９１域の中央の第二導電形の
高不純物領域とソース層の一部とにソース電極が接触す
るＭＯＳ型半導体素子の製造方法に関する。
型バイポーラトランジスタ（Ｉ Ｇ Ｂ Ｔ ）のよう
に、第一導電形のドレイン領域表面層に第二導電形チャ
ネル領域を有し、チャネル領域の表面層にはドレイン層
との間にチャネル形成領域をはさむ第一導電形のソース
領域が形成され、チャネル９１域の中央の第二導電形の
高不純物領域とソース層の一部とにソース電極が接触す
るＭＯＳ型半導体素子の製造方法に関する。
第２図は電力用ＭＯＳＦＥＴを示し、ドレイン領域とな
るｎ形シリコン基板ｌの一面側にｐ°ウェル２１および
ｐ−チャネル領域２２を一体に設け、さらにその表面層
にｎ°ソース碩域３をそれぞれ形成し、両ソース領域３
とドレイン領域ｌの間のチャネル領域２２上間にゲート
酸化Ｗａ４を介して、例えば多結晶シリコンからなるゲ
ート電極５を設けたものである。ソース領域３およびｐ
°ウェル２１にはゲート電極５との間がＰＳＧ絶縁ｊ１
９によって絶縁され、ソース端子Ｓに接続されるソース
ｔｉ６が接触し、基＋Ｊｉ１の他面側にはｎ°層７を介
してドレイン端子りに接続されるドレイン電極８が接触
している。この半導体素子のゲート電極５にゲート端子
Ｇからソース電極６に対して正の電圧を印加するとｎ゛
ソース領域３とｎドレイン領域ｌの間のｐ−チャネル領
域２２が反転してｎチャネルが生し、ソース領域３から
電子がそのチャネルを通ってドレイン領域に注入される
ことによりソース電極１ ドレイン電極間が導通状態に
なる。
るｎ形シリコン基板ｌの一面側にｐ°ウェル２１および
ｐ−チャネル領域２２を一体に設け、さらにその表面層
にｎ°ソース碩域３をそれぞれ形成し、両ソース領域３
とドレイン領域ｌの間のチャネル領域２２上間にゲート
酸化Ｗａ４を介して、例えば多結晶シリコンからなるゲ
ート電極５を設けたものである。ソース領域３およびｐ
°ウェル２１にはゲート電極５との間がＰＳＧ絶縁ｊ１
９によって絶縁され、ソース端子Ｓに接続されるソース
ｔｉ６が接触し、基＋Ｊｉ１の他面側にはｎ°層７を介
してドレイン端子りに接続されるドレイン電極８が接触
している。この半導体素子のゲート電極５にゲート端子
Ｇからソース電極６に対して正の電圧を印加するとｎ゛
ソース領域３とｎドレイン領域ｌの間のｐ−チャネル領
域２２が反転してｎチャネルが生し、ソース領域３から
電子がそのチャネルを通ってドレイン領域に注入される
ことによりソース電極１ ドレイン電極間が導通状態に
なる。
ゲート環ｉ５をソースｇｌ＃ＩｊＡ６と同電位または負
にバイアスすることによって阻止状態となるのでスイノ
ナング素子としての動作を行う。
にバイアスすることによって阻止状態となるのでスイノ
ナング素子としての動作を行う。
この構造のｎ゛層７代わりにｐ“層を設けて、導通状態
で０層１にｐ゛層から正札の注入を起こさせ、その結果
ｎ層１において導電変調が起こるようにした素子がＩＧ
ＥＴである。
で０層１にｐ゛層から正札の注入を起こさせ、その結果
ｎ層１において導電変調が起こるようにした素子がＩＧ
ＥＴである。
第３図ｔａ＋ −（ａｌは第２図に示したＭ ＯＳ Ｆ
Ｅ ’「あるいはＩ Ｇ Ｂ ＴのＭＯＳ構造部の従
来の製造工程を示す、先ず、ｎ形シリコン基板ｌの表面
層にｐ゛碩域２１を形成したのち、表面の酸化膜をエツ
チングで除去する （図ａＬ次いで表面にゲート酸化膜
４および多結晶シリコン層５を積層したのちフォトエツ
チング工程でパターニングし、そのパターンをマスクに
してイオン注入１ ドライブを行ってｐ−６ｆｆ域２２
を形成する （図ｂ）。さらにｐ’ｆｉＩｉ域２１上に
レジストＩｔ’ｌｌをフォトエツチング工程でパタニン
グし、これをマスクとしてイオン注入法で薄いソース領
域３を形成する （図Ｃ）。このあと表面をＰＳＧ層９
で覆い （図ｄ）、フォトエツチング工程でソース電極
のためのコンタクトホールを形成する（図ｅ）。
Ｅ ’「あるいはＩ Ｇ Ｂ ＴのＭＯＳ構造部の従
来の製造工程を示す、先ず、ｎ形シリコン基板ｌの表面
層にｐ゛碩域２１を形成したのち、表面の酸化膜をエツ
チングで除去する （図ａＬ次いで表面にゲート酸化膜
４および多結晶シリコン層５を積層したのちフォトエツ
チング工程でパターニングし、そのパターンをマスクに
してイオン注入１ ドライブを行ってｐ−６ｆｆ域２２
を形成する （図ｂ）。さらにｐ’ｆｉＩｉ域２１上に
レジストＩｔ’ｌｌをフォトエツチング工程でパタニン
グし、これをマスクとしてイオン注入法で薄いソース領
域３を形成する （図Ｃ）。このあと表面をＰＳＧ層９
で覆い （図ｄ）、フォトエツチング工程でソース電極
のためのコンタクトホールを形成する（図ｅ）。
［発明が解決しようとする課題］
このように、従来の方式ではソース領域への不純物導入
のためレジストパターンの形成を必要としていた。本発
明の課題は、工程数の減少のためにこのレジストパター
ンの形成を不要ＧこしたＭ０Ｓ型半導体素子の製造方法
を提供することにある。
のためレジストパターンの形成を必要としていた。本発
明の課題は、工程数の減少のためにこのレジストパター
ンの形成を不要ＧこしたＭ０Ｓ型半導体素子の製造方法
を提供することにある。
上記の課題の解決のために、本発明は、第一導電形のド
レイン領域の表面層に第二導電形のチャネル領域を、そ
のチャネル領域の表面層にドレイン領域との間に間隙を
介して第一４電形のソース領域を、そのソース領域の内
側・のチャネル領域には第二導電形の高不純物濃度領域
をそれぞれ形成し、ソース領域とドレイン領域の間の間
隙の上にはゲート電極を、ソース領域の一部および前記
高不純物１度領域にはゲート環（兎と！ｆ！！縁層を介
するソース１Ｅｔｆｉをそれぞれ設けるＭＯＳ型半導体
素子の！！！造の際に、先ず第二導電形の高不純物濃度
領域をドレイン領域に形成後、表面酸化膜を高不純物１
度領域上の所定の領域のみを残留させて除去し、次いで
ゲート酸化膜、ゲートｔｐｊＡ層を積層後、ゲートＮ橿
およびその下のゲート酸化膜のパターニングを前記残＠
Ｉｆｌｉ化膜を残して行い、ソース領域形成のためのイ
オン注入をデー１１１極およびゲート酸化膜パターンな
らびに前記残留酸化膜をマスクとして行うものとする。
レイン領域の表面層に第二導電形のチャネル領域を、そ
のチャネル領域の表面層にドレイン領域との間に間隙を
介して第一４電形のソース領域を、そのソース領域の内
側・のチャネル領域には第二導電形の高不純物濃度領域
をそれぞれ形成し、ソース領域とドレイン領域の間の間
隙の上にはゲート電極を、ソース領域の一部および前記
高不純物１度領域にはゲート環（兎と！ｆ！！縁層を介
するソース１Ｅｔｆｉをそれぞれ設けるＭＯＳ型半導体
素子の！！！造の際に、先ず第二導電形の高不純物濃度
領域をドレイン領域に形成後、表面酸化膜を高不純物１
度領域上の所定の領域のみを残留させて除去し、次いで
ゲート酸化膜、ゲートｔｐｊＡ層を積層後、ゲートＮ橿
およびその下のゲート酸化膜のパターニングを前記残＠
Ｉｆｌｉ化膜を残して行い、ソース領域形成のためのイ
オン注入をデー１１１極およびゲート酸化膜パターンな
らびに前記残留酸化膜をマスクとして行うものとする。
ソース領域の形成のためのイオン注入が従来通りのゲー
ト酸化膜およびゲート酸化膜のパターンのほかにソース
電極接触のために形成される高不純物領域上に残した酸
化膜を用いるため、レジストパターンの形成のためのレ
ジスト塗布、フォトエツチング工程が不要となる。
ト酸化膜およびゲート酸化膜のパターンのほかにソース
電極接触のために形成される高不純物領域上に残した酸
化膜を用いるため、レジストパターンの形成のためのレ
ジスト塗布、フォトエツチング工程が不要となる。
第１図は本発明の一実施例のＭＯＳ構造部の製造工程を
示し、第２．第３図と共通の部分には同一の符号が付さ
れている。第１図（ａｌにおいては、第３図［ａｌと同
様にｐ’ｆ＋ｊｌ域２１を不純物拡散で形成後、酸化膜
を全面除去せず、ｐ″闘域上の大部分に酸化１１１４１
を残しておく。次いで第１図ｆｂｌにおいては、第３図
（ｂｌと同様のイオン注入、ドライブによりｐ−領域２
２を形成後、酸化膜４１をゲート酸化膜、ゲート電極パ
ターニングの際に残して第３図ｔｅｌのレジストａｌｌ
の代わりに用い、既にパターニングしたゲート酸化１１
９４．デー１′ＦＩｔ極５上共、。
示し、第２．第３図と共通の部分には同一の符号が付さ
れている。第１図（ａｌにおいては、第３図［ａｌと同
様にｐ’ｆ＋ｊｌ域２１を不純物拡散で形成後、酸化膜
を全面除去せず、ｐ″闘域上の大部分に酸化１１１４１
を残しておく。次いで第１図ｆｂｌにおいては、第３図
（ｂｌと同様のイオン注入、ドライブによりｐ−領域２
２を形成後、酸化膜４１をゲート酸化膜、ゲート電極パ
ターニングの際に残して第３図ｔｅｌのレジストａｌｌ
の代わりに用い、既にパターニングしたゲート酸化１１
９４．デー１′ＦＩｔ極５上共、。
ｎ°ソース領域３形成のためのマスクとする。このあと
第３図＋ｄ＋と同様に表面をＰＳＧ層９で覆い（図Ｃ）
、第３図ｔｅｌと同様にフォトエツチング工程でコンタ
クトホールを形成する （図ｄ）、残されていた酸化１
１４１はこの工程で除去されるので、第１図ｆｄ＋の状
態と第３図（８）の状態は全く同じであり、酸化１１１
！４１を残す工程は従来のｐ″領域２１形成後の酸化膜
除去工程を利用できるので工程数が一つ減少する。
第３図＋ｄ＋と同様に表面をＰＳＧ層９で覆い（図Ｃ）
、第３図ｔｅｌと同様にフォトエツチング工程でコンタ
クトホールを形成する （図ｄ）、残されていた酸化１
１４１はこの工程で除去されるので、第１図ｆｄ＋の状
態と第３図（８）の状態は全く同じであり、酸化１１１
！４１を残す工程は従来のｐ″領域２１形成後の酸化膜
除去工程を利用できるので工程数が一つ減少する。
本発明によれば、ソース電極に接触する高不純物１度領
域の形成後、酸化膜除去工程の際、その高濃度不純物層
上の所定の部分に残した酸化膜をソース領域形成のため
のイオン注入時のマスクの一部として使用するため、ソ
ース領域へのイオン注入のためのマスクのレジストパタ
ーンの形成工程を必要とせず、節減された数の工程でＭ
ＯＳ型半導体素子を製造することが可能になった。
域の形成後、酸化膜除去工程の際、その高濃度不純物層
上の所定の部分に残した酸化膜をソース領域形成のため
のイオン注入時のマスクの一部として使用するため、ソ
ース領域へのイオン注入のためのマスクのレジストパタ
ーンの形成工程を必要とせず、節減された数の工程でＭ
ＯＳ型半導体素子を製造することが可能になった。
第１図ｆａ１〜Ｆｄｌは本発明の一実施例の製造工程を
順次示す断面図、第２図は本発明に基づき製造される電
力用ＭＯＳＦＥＴの断面図、第３図（ａｌ 〜＋ａ＋は
従来の製造工程を順次示す断面図である。 １：ｓｉ基板、２ｉ：ｐ’領領域２２：ｐ−チャネル領
域、３：ｎ゛ソース領域４：ゲート酸化膜、４に残留酸
化膜、５；ゲート電極、６；ソース電極、９ ： Ｐ２
Ｏ層。 へ１１人１ｔｈｘ士 山 口 亀 第１図 り 第２図 第３図
順次示す断面図、第２図は本発明に基づき製造される電
力用ＭＯＳＦＥＴの断面図、第３図（ａｌ 〜＋ａ＋は
従来の製造工程を順次示す断面図である。 １：ｓｉ基板、２ｉ：ｐ’領領域２２：ｐ−チャネル領
域、３：ｎ゛ソース領域４：ゲート酸化膜、４に残留酸
化膜、５；ゲート電極、６；ソース電極、９ ： Ｐ２
Ｏ層。 へ１１人１ｔｈｘ士 山 口 亀 第１図 り 第２図 第３図
Claims (1)
- １）第一導電形のドレイン領域の表面層に第二導電形の
チャネル領域を、そのチャネル領域の表面層にドレイン
領域との間に間隙を介して第一導電形のソース領域を、
そのソース領域の内側のチャネル領域には第二導電形の
高不純物濃度領域をそれぞれ形成し、ソース領域とドレ
イン領域の間の間隙の上にはゲート電極を、ソース領域
の一部および前記高不純物濃度領域にはゲート電極と絶
縁層を介するソース電極をそれぞれ設ける半導体素子の
製造の際に、先ず第二導電形の高不純物濃度領域をドレ
イン領域に形成後表面酸化膜を高不純物濃度領域上の所
定の領域のみを残留させて除去し、次いでゲート酸化膜
、ゲート電極層を積層後、ゲート電極およびその下のゲ
ート酸化膜のパターニングを前記残留酸化膜を残して行
い、ソース領域形成のイオン注入をゲート電極およびゲ
ート酸化膜パターンならびに前記残留酸化膜をマスクと
して行うことを特徴とするＭＯＳ型半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193765A JPH0243740A (ja) | 1988-08-03 | 1988-08-03 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193765A JPH0243740A (ja) | 1988-08-03 | 1988-08-03 | Ｍｏｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243740A true JPH0243740A (ja) | 1990-02-14 |
Family
ID=16313436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193765A Pending JPH0243740A (ja) | 1988-08-03 | 1988-08-03 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164327A (en) * | 1990-10-16 | 1992-11-17 | Fuji Electric Co., Ltd. | Method of manufacturing a mis-type semiconductor |
| US5272098A (en) * | 1990-11-21 | 1993-12-21 | Texas Instruments Incorporated | Vertical and lateral insulated-gate, field-effect transistors, systems and methods |
-
1988
- 1988-08-03 JP JP63193765A patent/JPH0243740A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164327A (en) * | 1990-10-16 | 1992-11-17 | Fuji Electric Co., Ltd. | Method of manufacturing a mis-type semiconductor |
| US5272098A (en) * | 1990-11-21 | 1993-12-21 | Texas Instruments Incorporated | Vertical and lateral insulated-gate, field-effect transistors, systems and methods |
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