JPS62120176A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
- Publication number
- JPS62120176A JPS62120176A JP60260086A JP26008685A JPS62120176A JP S62120176 A JPS62120176 A JP S62120176A JP 60260086 A JP60260086 A JP 60260086A JP 26008685 A JP26008685 A JP 26008685A JP S62120176 A JPS62120176 A JP S62120176A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay time
- delay
- video signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は磁気記録再生装置（以下、ＶＴＲと略す）等に
おいて映像信号の雑音低減手段等に利用される映像信号
処理装置に関するものである。
おいて映像信号の雑音低減手段等に利用される映像信号
処理装置に関するものである。
従来の技術
従来より、例えばＶＴＲの輝度信号再生系においてＦＭ
復調後の再生輝度信号中の雑音を低減するために、映像
信号のライン相関性を利用した雑音低減回路が設けられ
ている。第３図は、従来回路の一例のブロック図を示す
。
復調後の再生輝度信号中の雑音を低減するために、映像
信号のライン相関性を利用した雑音低減回路が設けられ
ている。第３図は、従来回路の一例のブロック図を示す
。
第３図において、入力端子１１に入来した映像信号（例
えば再生輝度信号）は、加算回路１２を通して１水平走
査（１Ｈ）遅延回路１３に供給され、ここで１Ｈ遅延さ
れた後加算回路１４に供給される。加算回路１４により
入力映像信号と１Ｈ遅延回路１３の出力信号とを加算し
て、入力映像信号から雑音が低減されてライン相関性の
ある映像信号成分が取り出され、出力端子１６に供給さ
れるとともに係数回路１６により所定の係数が付与され
た後加算回路１２に帰還される。この従来回路は第４図
に示すような周波数特性を有し、水平走査周波数指の整
数倍の周波数を通過域とするくし形フィルタ特性を有す
る。
えば再生輝度信号）は、加算回路１２を通して１水平走
査（１Ｈ）遅延回路１３に供給され、ここで１Ｈ遅延さ
れた後加算回路１４に供給される。加算回路１４により
入力映像信号と１Ｈ遅延回路１３の出力信号とを加算し
て、入力映像信号から雑音が低減されてライン相関性の
ある映像信号成分が取り出され、出力端子１６に供給さ
れるとともに係数回路１６により所定の係数が付与され
た後加算回路１２に帰還される。この従来回路は第４図
に示すような周波数特性を有し、水平走査周波数指の整
数倍の周波数を通過域とするくし形フィルタ特性を有す
る。
発明が解決しようとする問題点
しかしながら、加算回路１２の出力信号が１Ｈ遅延回路
１３と加算回路１４と係数回路１５とを通して加算回路
１２に帰還されるので、加算回路１４と係数回路１５に
おける遅延時間が存在するために加算回路１２に帰還さ
れる信号の遅延時間が１Ｈよりも長くなり、特に高周波
帯域でのくし形フィルタ特性が劣化して所望のＳ／Ｎ改
善効果が得られないという問題点があった。
１３と加算回路１４と係数回路１５とを通して加算回路
１２に帰還されるので、加算回路１４と係数回路１５に
おける遅延時間が存在するために加算回路１２に帰還さ
れる信号の遅延時間が１Ｈよりも長くなり、特に高周波
帯域でのくし形フィルタ特性が劣化して所望のＳ／Ｎ改
善効果が得られないという問題点があった。
問題点を解決するだめの手段
本発明は、入力映像信号を第１の遅延時間だけ遅延する
第１の遅延回路と、該第１の遅延回路の出力信号を一方
の入力とし第２の遅延時間を有する第１の加算回路と、
該第１の加算回路の出力信号を入力とし第１の遅延時間
と第２の遅延時間との和が１又は２水平走査期間又は１
フィールド期間又は１フレーム期間となるような第３の
遅延時間を有する第２の遅延回路と、該入力映像信号と
該第２の遅延回路の出力信号とを加算し第４の遅延時間
を有する第２の加算回路と、該第２の加算回路の出力信
号を前記第１の加算回路の他方の入力に所定の割合で帰
還し第４の遅延時間との和が第１の遅延時間と等しいよ
うな第５の遅延時間を有する係数回路とより構成したも
のである。
第１の遅延回路と、該第１の遅延回路の出力信号を一方
の入力とし第２の遅延時間を有する第１の加算回路と、
該第１の加算回路の出力信号を入力とし第１の遅延時間
と第２の遅延時間との和が１又は２水平走査期間又は１
フィールド期間又は１フレーム期間となるような第３の
遅延時間を有する第２の遅延回路と、該入力映像信号と
該第２の遅延回路の出力信号とを加算し第４の遅延時間
を有する第２の加算回路と、該第２の加算回路の出力信
号を前記第１の加算回路の他方の入力に所定の割合で帰
還し第４の遅延時間との和が第１の遅延時間と等しいよ
うな第５の遅延時間を有する係数回路とより構成したも
のである。
作 用
本発明は前述したような構成によって、第１の加算回路
と第２の加算回路のいずれにおいても、入力される２つ
の信号の時間差が正確に１Ｈ又は２Ｈ又は１フィールド
期間又は１フレーム期間となるので、減衰度の大きい理
想的なくし形フィルタ特性を得ることができる。
と第２の加算回路のいずれにおいても、入力される２つ
の信号の時間差が正確に１Ｈ又は２Ｈ又は１フィールド
期間又は１フレーム期間となるので、減衰度の大きい理
想的なくし形フィルタ特性を得ることができる。
実施例
以下、本発明による映像信号処理装置の一実施例につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
第１図は同実施例のブロック図を示す。第１図において
、入力端子１に入来した映像信号（例えばＶＴＲの再生
輝度信号）は第１の遅延回路２及び第１の加算回路３を
通して第２の遅延回路４に供給され、ここで１Ｈよりや
や短時間遅延された後筒２の加算回路５に供給される。
、入力端子１に入来した映像信号（例えばＶＴＲの再生
輝度信号）は第１の遅延回路２及び第１の加算回路３を
通して第２の遅延回路４に供給され、ここで１Ｈよりや
や短時間遅延された後筒２の加算回路５に供給される。
第２の加算回路５により入力映像信号と第２の遅延回路
４の出力信号とを加算して得られた映像信号は、出力端
子６へ出力されるとともに係数回路７により所定の係数
を付与された後筒１の加算回路３に帰還される。
４の出力信号とを加算して得られた映像信号は、出力端
子６へ出力されるとともに係数回路７により所定の係数
を付与された後筒１の加算回路３に帰還される。
ここで第１の遅延回路２．第１の加算回路３゜第２の加
算回路５．係数回路７における遅延時間をそれぞれＴ２
．Ｔ３．Ｔ６．Ｔ７とし、第２の遅延回路４の遅延時間
を（１Ｈ−α）とし、 Ｔ２＋Ｔ３＋（１Ｈ−ａ）＝１Ｈ・−−−−−−−−（
１）Ｔ５＋Ｔ７＝Ｔ２ ・・・・・・・・・
・・・（２）の２つの式を満足するような構成とした場
合を考える。すなわち入力映像信号が第１の遅延回路２
及び第１の加算回路３及び第２の遅延回路４を通して第
２の加算回路５に入力されるまでの遅延時間が（１）式
のように丁度１Ｈであり、入力映像信号が第２の加算回
路５及び係数回路７を通して第１の加算回路に入力され
るまでの遅延時間が（２）式のように第１の遅延回路２
における遅延時間Ｔ２と等しくなるように構成されてい
る。
算回路５．係数回路７における遅延時間をそれぞれＴ２
．Ｔ３．Ｔ６．Ｔ７とし、第２の遅延回路４の遅延時間
を（１Ｈ−α）とし、 Ｔ２＋Ｔ３＋（１Ｈ−ａ）＝１Ｈ・−−−−−−−−（
１）Ｔ５＋Ｔ７＝Ｔ２ ・・・・・・・・・
・・・（２）の２つの式を満足するような構成とした場
合を考える。すなわち入力映像信号が第１の遅延回路２
及び第１の加算回路３及び第２の遅延回路４を通して第
２の加算回路５に入力されるまでの遅延時間が（１）式
のように丁度１Ｈであり、入力映像信号が第２の加算回
路５及び係数回路７を通して第１の加算回路に入力され
るまでの遅延時間が（２）式のように第１の遅延回路２
における遅延時間Ｔ２と等しくなるように構成されてい
る。
このとき、第１の加算回路３の一方の入力である入力映
像信号が第１の遅延回路２でＴ２だけ遅延された信号に
対して、第１の加算回路３の出力信号が第２の遅延回路
４及び第２の加算回路５及び係数回路７を通して第１の
加算回路３の他方の入力に帰還された信号の遅延時間Ｔ
Ｄは次式のようになる。
像信号が第１の遅延回路２でＴ２だけ遅延された信号に
対して、第１の加算回路３の出力信号が第２の遅延回路
４及び第２の加算回路５及び係数回路７を通して第１の
加算回路３の他方の入力に帰還された信号の遅延時間Ｔ
Ｄは次式のようになる。
ＴＤ＝＝Ｔ３＋（１Ｈ−α） ＋ Ｔｓ ＋ Ｔ−ｒ
・・・・・・・・・（３）（１）式と（２）式を（３
）式に代入すると、ＴＤモ１Ｈ・・・・・・・・・・・
・・・・（４）となる。すなわち、本実施例によれば、
第１の加算回路３と第２の加算回路５のいずれにおいて
も、入力される２つの信号の時間差を正確に１Ｈとする
ことができるので、理想的な帰還型くし形フイルタを実
現できる。
・・・・・・・・・（３）（１）式と（２）式を（３
）式に代入すると、ＴＤモ１Ｈ・・・・・・・・・・・
・・・・（４）となる。すなわち、本実施例によれば、
第１の加算回路３と第２の加算回路５のいずれにおいて
も、入力される２つの信号の時間差を正確に１Ｈとする
ことができるので、理想的な帰還型くし形フイルタを実
現できる。
次に本発明による映像信号処理装置の他の実施例につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
第２図は同実施例のブロック図を示すものであり、第１
図と同一構成部分については同一符号を付し、その説明
を省略する。第２図において、第２の加算回路６の出力
信号は、出力端子ｅへ出力されるとともに振幅制限器８
に供給される。振幅制限器８で例えば入力信号中の雑音
のピーク・トウ・ピークレベル程度に振幅制限された信
号は係数回路９により所定の係数を付与された後算１の
加算回路３に帰還される。すなわち出力端子６に出力さ
れる信号が比較的大レベルのときは帰還率が抑えられる
ので、実質的に雑音除去効果を第１図の例と同程度に保
ちながら信号成分の欠落量を低減できる。このような場
合においても、第１の遅延回路２の遅延時間を、第２の
加算回路６と振幅制限器８と係数回路 の遅延時間の和
と等しくなるように構成することによって第１図の実施
例と全く同様な効果を実現できる。
図と同一構成部分については同一符号を付し、その説明
を省略する。第２図において、第２の加算回路６の出力
信号は、出力端子ｅへ出力されるとともに振幅制限器８
に供給される。振幅制限器８で例えば入力信号中の雑音
のピーク・トウ・ピークレベル程度に振幅制限された信
号は係数回路９により所定の係数を付与された後算１の
加算回路３に帰還される。すなわち出力端子６に出力さ
れる信号が比較的大レベルのときは帰還率が抑えられる
ので、実質的に雑音除去効果を第１図の例と同程度に保
ちながら信号成分の欠落量を低減できる。このような場
合においても、第１の遅延回路２の遅延時間を、第２の
加算回路６と振幅制限器８と係数回路 の遅延時間の和
と等しくなるように構成することによって第１図の実施
例と全く同様な効果を実現できる。
本発明は、上記の実施例に限定されるものではなく、例
えば第１の加算回路３と第２の遅延回路の間からあるい
は振幅制限器８と係数回路９の間から出力信号を取り出
すような構成としてもよい。
えば第１の加算回路３と第２の遅延回路の間からあるい
は振幅制限器８と係数回路９の間から出力信号を取り出
すような構成としてもよい。
発明の効果
以上のように本発明によれば、帰還型くシ形フィルタの
帰還信号を一方の入力とする加算回路の他方の入力と入
力端子との間に適切な遅延時間を有する遅延回路を挿入
し、２つの加算回路のいずれにおいても入力される２つ
の信号の時間差を正確に１Ｈ又は２Ｈ又は１フィールド
期間又は１フレーム期間とするようにしたので、減衰度
の大きい理想的なくし形フィルタ特性を有する映像信号
処理装置を実現できる。
帰還信号を一方の入力とする加算回路の他方の入力と入
力端子との間に適切な遅延時間を有する遅延回路を挿入
し、２つの加算回路のいずれにおいても入力される２つ
の信号の時間差を正確に１Ｈ又は２Ｈ又は１フィールド
期間又は１フレーム期間とするようにしたので、減衰度
の大きい理想的なくし形フィルタ特性を有する映像信号
処理装置を実現できる。
第１図は本発明による映像信号処理装置の一実施例を示
すブロック図、第２図は本発明による映像信号処理装置
の他の実施例を示すブロック図、第３図は従来の映像信
号処理装置の一例を示すブロック図、第４図は第３図図
示装置の周波数特性を示す図である。 １・・・・・・入力端子、２，４・・・・・・遅延回路
、３，５・・・・・・加算回路、６・・・・・・出力端
子、７，９・・・・・・係数回路、８・・・・・・振幅
制限器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ９ δ
すブロック図、第２図は本発明による映像信号処理装置
の他の実施例を示すブロック図、第３図は従来の映像信
号処理装置の一例を示すブロック図、第４図は第３図図
示装置の周波数特性を示す図である。 １・・・・・・入力端子、２，４・・・・・・遅延回路
、３，５・・・・・・加算回路、６・・・・・・出力端
子、７，９・・・・・・係数回路、８・・・・・・振幅
制限器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ９ δ
Claims (2)
- （１）入力映像信号を第１の遅延時間だけ遅延する第１
の遅延回路と、該第１の遅延回路の出力信号を一方の入
力とし第２の遅延時間を有する第１の加算回路と、前記
第１の加算回路の出力信号を入力とし第１の遅延時間と
第２の遅延時間との和が１又は２水平走査期間又は１フ
ィールド期間又は１フレーム期間となるような第３の遅
延時間を有する第２の遅延回路と、前記入力映像信号と
該第２の遅延回路の出力信号とを加算し第４の遅延時間
を有する第２の加算回路と、該第２の加算回路の出力信
号を前記第１の加算回路の他方の入力に所定の割合で帰
還し第４の遅延時間との和が第１の遅延時間と等しいよ
うな第５の遅延時間を有する係数回路を具備してなるこ
とを特徴とする映像信号処理装置。 - （２）係数回路は、振幅制限手段と周波数帯域制限手段
の少なくとも一方を有することを特徴とする特許請求の
範囲第１項記載の映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260086A JPH0683428B2 (ja) | 1985-11-20 | 1985-11-20 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260086A JPH0683428B2 (ja) | 1985-11-20 | 1985-11-20 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120176A true JPS62120176A (ja) | 1987-06-01 |
| JPH0683428B2 JPH0683428B2 (ja) | 1994-10-19 |
Family
ID=17343104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260086A Expired - Lifetime JPH0683428B2 (ja) | 1985-11-20 | 1985-11-20 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683428B2 (ja) |
-
1985
- 1985-11-20 JP JP60260086A patent/JPH0683428B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683428B2 (ja) | 1994-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |