JPS62121987A - メモリ−回路 - Google Patents
メモリ−回路Info
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- JPS62121987A JPS62121987A JP60261801A JP26180185A JPS62121987A JP S62121987 A JPS62121987 A JP S62121987A JP 60261801 A JP60261801 A JP 60261801A JP 26180185 A JP26180185 A JP 26180185A JP S62121987 A JPS62121987 A JP S62121987A
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- Japan
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- transistor
- sense amplifier
- amplifier
- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スタティック型の構成のメモリー回路に関
するもので、特に、読み出し時の高速化に係わる。
するもので、特に、読み出し時の高速化に係わる。
この発明は、スタティック型の構成のメモリー回路にお
いて、プリセンスアンプ用の差動アンプの負荷としてダ
イオード接続のＰチャンネルＭＯＳトランジスタを用い
ることによりプリセンスアンプの出力の振幅をおさえ、
高速動作を可能とするようにしたものである。
いて、プリセンスアンプ用の差動アンプの負荷としてダ
イオード接続のＰチャンネルＭＯＳトランジスタを用い
ることによりプリセンスアンプの出力の振幅をおさえ、
高速動作を可能とするようにしたものである。
第４図は従来のＭＯＳ）ランジスタを用いたスタティッ
ク型ＲＡＭ （ランダム アクセス メモリー）の−例
の主要部の構成を示すものである。
ク型ＲＡＭ （ランダム アクセス メモリー）の−例
の主要部の構成を示すものである。
この第４図に示すスタティック型ＲＡＭは、書き込み用
のデータ線６２．６３と読み出し用のデータ線６９．７
０とを夫々別々に備えた構成とされ・ている。
のデータ線６２．６３と読み出し用のデータ線６９．７
０とを夫々別々に備えた構成とされ・ている。
第４図において、５１はメモリーセルを示し、複数のメ
モリーセル５１がマトリクス状に二次元配列される。各
メモリーセル５１は、互いの入出力がたすきかけ接続さ
れたＭＯＳ）ランジスタの７９７１７０７１回路から構
成され、このフリップフロップ回路の両端にデータの入
出力を行うゲ−ト用のＭＯＳ）ランジスタが接続されて
いる。
モリーセル５１がマトリクス状に二次元配列される。各
メモリーセル５１は、互いの入出力がたすきかけ接続さ
れたＭＯＳ）ランジスタの７９７１７０７１回路から構
成され、このフリップフロップ回路の両端にデータの入
出力を行うゲ−ト用のＭＯＳ）ランジスタが接続されて
いる。
行方向に並ぶメモリーセル５１は、共通のワード＊５２
に接続される。このワード線５２は、Ｘデコーダ（図示
せず）に接続されていて、ロウアドレスが指定され、１
つのワード線５２が指定される。と、このワード線５２
に対応する行のメモリーセル５１のゲート用のＭＯＳト
ランジスタがオンされる。
に接続される。このワード線５２は、Ｘデコーダ（図示
せず）に接続されていて、ロウアドレスが指定され、１
つのワード線５２が指定される。と、このワード線５２
に対応する行のメモリーセル５１のゲート用のＭＯＳト
ランジスタがオンされる。
列方向に並ぶメモリーセル５１は、共通の一対のビット
線５３及びビット線５４に接続される。
線５３及びビット線５４に接続される。
ビット線５３及びビット線５４の一端が負荷ＭＯＳトラ
ンジスタ５５及びＭＯＳ）ランジスタ５６のドレインに
夫々接読される。ＭＯＳ）ランジスタ５５及び５６とし
ては、Ｐチャンネルのものが用いられる。ＭＯＳ）ラン
ジスタ５５及びＭＯＳトランジスタ５６のソースが電源
電圧■ｆｌｔｌ（例えば５Ｖ）の電源端子５７に接続さ
れる。ＭＯＳトランジスタ５５及びＭＯＳ）ランジスタ
５６の互いのゲートが共通接続され、この接続点が接地
される。
ンジスタ５５及びＭＯＳ）ランジスタ５６のドレインに
夫々接読される。ＭＯＳ）ランジスタ５５及び５６とし
ては、Ｐチャンネルのものが用いられる。ＭＯＳ）ラン
ジスタ５５及びＭＯＳトランジスタ５６のソースが電源
電圧■ｆｌｔｌ（例えば５Ｖ）の電源端子５７に接続さ
れる。ＭＯＳトランジスタ５５及びＭＯＳ）ランジスタ
５６の互いのゲートが共通接続され、この接続点が接地
される。
ビット線５３及びビット線５４の他端は、スイッチング
ＭＯ５Ｉ−ランジスタ５８及びＭＯＳ）ランジスタ５９
のドレインに夫々接続される。ＭＯＳトランジスタ５８
及びＭＯＳ）ランジスタ５９としては、Ｎチャンネルの
ものが用いられる。ＭＯＳトランジスタ５８及びＭＯ３
Ｉ−ランジスタ５９のソースが書き込み用のデータ線６
２及びデータ線６３に夫々接続される。ＭＯＳトランジ
スタ５８及びＭＯ３Ｉ−ランジスタ５９の互いのゲート
が共通接続され、この接続点からコラム信号入力端子６
１が導出される。
ＭＯ５Ｉ−ランジスタ５８及びＭＯＳ）ランジスタ５９
のドレインに夫々接続される。ＭＯＳトランジスタ５８
及びＭＯＳ）ランジスタ５９としては、Ｎチャンネルの
ものが用いられる。ＭＯＳトランジスタ５８及びＭＯ３
Ｉ−ランジスタ５９のソースが書き込み用のデータ線６
２及びデータ線６３に夫々接続される。ＭＯＳトランジ
スタ５８及びＭＯ３Ｉ−ランジスタ５９の互いのゲート
が共通接続され、この接続点からコラム信号入力端子６
１が導出される。
書き込み時には、この書き込み用のデータ線６２及びデ
ータ線６３が用いられる。コラム信号入力端子６１には
、Ｙデコーダ（図示せず）からコラム信号が供給される
。コラム信号がハイレベルになると、ＭＯＳ ）ランジ
スタ５８及びＭＯＳトランジスタ５９がオンする。これ
により、コラムアドレスが指定され、１つのメモリーセ
ル５１が選択される。選択されたメモリーセル５１にデ
ータ線６２及びデータ線６３を介して伝えられるデータ
が書き込まれる。
ータ線６３が用いられる。コラム信号入力端子６１には
、Ｙデコーダ（図示せず）からコラム信号が供給される
。コラム信号がハイレベルになると、ＭＯＳ ）ランジ
スタ５８及びＭＯＳトランジスタ５９がオンする。これ
により、コラムアドレスが指定され、１つのメモリーセ
ル５１が選択される。選択されたメモリーセル５１にデ
ータ線６２及びデータ線６３を介して伝えられるデータ
が書き込まれる。
ビット線５３及びビット綿５４には、プリセンスアンプ
を構成するＭＯＳ）ランジスタロ４及びＭＯＳ）ランジ
スタロ５のゲートが夫々接続される。ＭＯＳトランジス
タ６４及びＭＯＳ）ランジスタロ５としては、Ｎチャン
ネルのものが用いられる０ＭｏＳトランジスタ６４及び
ＭＯＳ）ランジスタロ５の互いのソースが共通接続され
、この接続点が定電流源として動作するＭＯＳ）ランジ
スタロ６のドレインに接続され、ＭＯＳトランジスタ６
４及びＭＯＳトランジ入タロ５により差動アンプが構成
される。ＭＯＳトランジスタ６６は、直流電源６７によ
り駆動される。ＭＯＳ）ランジスタロ６のソースがスイ
ッチングＭＯ５）ランジスタロ８を介して接地される０
Ｍ０Ｓトランジスタ６８のゲートがコラム信号入力端子
６１に接続される。
を構成するＭＯＳ）ランジスタロ４及びＭＯＳ）ランジ
スタロ５のゲートが夫々接続される。ＭＯＳトランジス
タ６４及びＭＯＳ）ランジスタロ５としては、Ｎチャン
ネルのものが用いられる０ＭｏＳトランジスタ６４及び
ＭＯＳ）ランジスタロ５の互いのソースが共通接続され
、この接続点が定電流源として動作するＭＯＳ）ランジ
スタロ６のドレインに接続され、ＭＯＳトランジスタ６
４及びＭＯＳトランジ入タロ５により差動アンプが構成
される。ＭＯＳトランジスタ６６は、直流電源６７によ
り駆動される。ＭＯＳ）ランジスタロ６のソースがスイ
ッチングＭＯ５）ランジスタロ８を介して接地される０
Ｍ０Ｓトランジスタ６８のゲートがコラム信号入力端子
６１に接続される。
ＭＯＳ）ランジスタロ５及びＭＯＳ）ランジスタロ４の
ドレインが読み出し用のデータ線６９及びデータ線７０
に夫々接続される。データ線６９及びデータ線７０には
、負荷ＭＯＳ）ランジスタフ１及びＭＯＳ）ランジスタ
フ２のドレインが夫々接続される。ＭＯＳ）ランジスタ
フ１及びＭＯＳトランジスタ７２としては、Ｐチャンネ
ルのものが用いられる。ＭＯＳ）ランジスタフ１及びＭ
ＯＳ）ランジスタフ２のソースが電源端子５７に接続さ
れる。ＭＯＳ）ランジスタフ１及びＭＯＳトランジスタ
７２のゲートが互いに共通接続され。
ドレインが読み出し用のデータ線６９及びデータ線７０
に夫々接続される。データ線６９及びデータ線７０には
、負荷ＭＯＳ）ランジスタフ１及びＭＯＳ）ランジスタ
フ２のドレインが夫々接続される。ＭＯＳ）ランジスタ
フ１及びＭＯＳトランジスタ７２としては、Ｐチャンネ
ルのものが用いられる。ＭＯＳ）ランジスタフ１及びＭ
ＯＳ）ランジスタフ２のソースが電源端子５７に接続さ
れる。ＭＯＳ）ランジスタフ１及びＭＯＳトランジスタ
７２のゲートが互いに共通接続され。
この接続点がＭＯＳ）ランジスタフ１のドレインに接続
され、ＭＯＳ）ランジスタフ１及びＭＯＳトランジスタ
７２によりカレントミラー回路が構成される。
され、ＭＯＳ）ランジスタフ１及びＭＯＳトランジスタ
７２によりカレントミラー回路が構成される。
読み出し時には、読み出し用のデータ線６９及びデータ
線７０が用いられる。コラム信号入力端子６１に供給さ
れるコラム信号がハイレベルになると、ＭＯＳ Ｉ−ラ
ンジスタロ８がオンし、ＭＯＳトランジスタ６４及びＭ
Ｏ５Ｉ−ランジスタロ５からなるプリセンスアンプが動
作する。これにより、１つのメモリーセル５１が指定さ
れ、このメモリーセル５１に蓄えられていたデータがＭ
ＯＳ）うンジスタ６４及びＭＯＳ）ランジスタロ５のゲ
ートに供給される。ＭＯＳ）ランジスタフ１及び７２は
、プリセンスアンプを構成するＭＯＳ）ランジスタロ４
及びＭＯＳ）ランジスタロ５に対するカレントミラー負
荷回路として動作する。
線７０が用いられる。コラム信号入力端子６１に供給さ
れるコラム信号がハイレベルになると、ＭＯＳ Ｉ−ラ
ンジスタロ８がオンし、ＭＯＳトランジスタ６４及びＭ
Ｏ５Ｉ−ランジスタロ５からなるプリセンスアンプが動
作する。これにより、１つのメモリーセル５１が指定さ
れ、このメモリーセル５１に蓄えられていたデータがＭ
ＯＳ）うンジスタ６４及びＭＯＳ）ランジスタロ５のゲ
ートに供給される。ＭＯＳ）ランジスタフ１及び７２は
、プリセンスアンプを構成するＭＯＳ）ランジスタロ４
及びＭＯＳ）ランジスタロ５に対するカレントミラー負
荷回路として動作する。
即ち、ＭＯＳ ）ランジスタロ５のゲートにハイレベル
が供給され、ＭＯＳトランジスタ６４のゲートにローレ
ベルが供給されると、ＭＯＳトランジスタ６５がオンし
、ＭＯＳトランジスタ６４がオフする。このため、ＭＯ
Ｓ）ランジスタフ１を介してＭＯＳ）ランジスタロ５に
電流が流れる。
が供給され、ＭＯＳトランジスタ６４のゲートにローレ
ベルが供給されると、ＭＯＳトランジスタ６５がオンし
、ＭＯＳトランジスタ６４がオフする。このため、ＭＯ
Ｓ）ランジスタフ１を介してＭＯＳ）ランジスタロ５に
電流が流れる。
ＭＯＳ）ランジスタフ１及びＭＯＳ）ランジスタフ２は
、カレントミラー回路を構成しているので、この時、Ｍ
Ｏ３ｔ−ランジスタフ１及びＭＯＳトランジスタ７２に
等しい電流が流れる。ＭＯＳ）ランジスタフ２を流れる
電流は、ＭＯＳ）ランジスタロ４がオフしているので、
データ線７０の浮遊容量に流れ込み、これにより、デー
タ線７０の電圧が上昇していく。
、カレントミラー回路を構成しているので、この時、Ｍ
Ｏ３ｔ−ランジスタフ１及びＭＯＳトランジスタ７２に
等しい電流が流れる。ＭＯＳ）ランジスタフ２を流れる
電流は、ＭＯＳ）ランジスタロ４がオフしているので、
データ線７０の浮遊容量に流れ込み、これにより、デー
タ線７０の電圧が上昇していく。
ＭＯＳ）ランジスタロ４のゲートにハイレベルが供給さ
れ、ＭＯＳ）ランジスタロ５のゲートにローレベルが供
給されると、ＭＯＳ）ランジスタロ４がオンし、ＭＯＳ
）ランジスタロ５がオフする。このため、ＭＯ３Ｉ−ラ
ンジスタフ１に流れる電流が減少し、ＭＯＳ）ランジス
タフ２に流れる電流が減少する。データ線７０の容量に
蓄えられていた電荷は、ＭＯＳ）ランジスタロ４を介し
て放電され、データ線７０の電圧が下降していく。
れ、ＭＯＳ）ランジスタロ５のゲートにローレベルが供
給されると、ＭＯＳ）ランジスタロ４がオンし、ＭＯＳ
）ランジスタロ５がオフする。このため、ＭＯ３Ｉ−ラ
ンジスタフ１に流れる電流が減少し、ＭＯＳ）ランジス
タフ２に流れる電流が減少する。データ線７０の容量に
蓄えられていた電荷は、ＭＯＳ）ランジスタロ４を介し
て放電され、データ線７０の電圧が下降していく。
データ線６９及びデータ線７０の一端は、主センスアン
プ７３の非反転入力端子及び反転入力端子に接続され、
ＭＯＳ）ランジスタロ４及びＭＯＳトランジスタ６５か
らなるプリセンスアンプの出力が主センスアンプ７３に
供給される。主センスアンプ７３の出力がインバータア
ンプ７４を介してデータ出力端子７５に供給される。
プ７３の非反転入力端子及び反転入力端子に接続され、
ＭＯＳ）ランジスタロ４及びＭＯＳトランジスタ６５か
らなるプリセンスアンプの出力が主センスアンプ７３に
供給される。主センスアンプ７３の出力がインバータア
ンプ７４を介してデータ出力端子７５に供給される。
このように、書き込み用のデータ線６２．６３と読み出
し用のデータ線６９．７０とを備えた従来のスタティッ
ク型ＲＡＭでは、読み出しデータをＭＯＳ）ランジスタ
ロ４及び６５からなるプリセンスアンプに供給し、この
プリセンス、アンプの出力を主センスアンプ７３に供給
して出力データを取り出す構成とされている。そして、
このプリセンスアンプの負荷回路として、ＭＯＳ）ラン
ジスタフ１及び７２からなるカレントミラー回路が用い
られている。このため、プリセンスアンプの出力電圧の
振幅が大きくなり、読み出しデータを反転させる時間が
長くなるという問題があった。
し用のデータ線６９．７０とを備えた従来のスタティッ
ク型ＲＡＭでは、読み出しデータをＭＯＳ）ランジスタ
ロ４及び６５からなるプリセンスアンプに供給し、この
プリセンス、アンプの出力を主センスアンプ７３に供給
して出力データを取り出す構成とされている。そして、
このプリセンスアンプの負荷回路として、ＭＯＳ）ラン
ジスタフ１及び７２からなるカレントミラー回路が用い
られている。このため、プリセンスアンプの出力電圧の
振幅が大きくなり、読み出しデータを反転させる時間が
長くなるという問題があった。
つまり、データ線６９及び７０には浮遊容量があり、プ
リセンスアンプの出力は、前述のように、この容量を充
放電して取り出される。したがって、プリセンスアンプ
の出力電圧は、この容量の充放電時間に伴って上昇又は
下降し、大きな振幅となる。この振幅は、負荷ＭＯＳ）
ランジスタフ１゜７２のサイズを太き（し、負荷ＭＯＳ
トランジスタフ１．７２の抵抗ｒｏｓを適度に小さくし
ても、ビット線５３．５４での振幅（１，ＯＶ ｐ −
ｐ ） 相当若しくはそれ以上となる。
リセンスアンプの出力は、前述のように、この容量を充
放電して取り出される。したがって、プリセンスアンプ
の出力電圧は、この容量の充放電時間に伴って上昇又は
下降し、大きな振幅となる。この振幅は、負荷ＭＯＳ）
ランジスタフ１゜７２のサイズを太き（し、負荷ＭＯＳ
トランジスタフ１．７２の抵抗ｒｏｓを適度に小さくし
ても、ビット線５３．５４での振幅（１，ＯＶ ｐ −
ｐ ） 相当若しくはそれ以上となる。
プリセンスアンプの振幅をおさえるために、プリセンス
アンプのＭＯＳ）ランジスタロ４及び６５のコンダクタ
ンスｇｍを小さくしてしまうと、電流ゲインが上がらな
くなり、データ線６９及び７０の浮遊容量に対して十分
な充放電電流を流せなくなる。このため、プリセンスア
ンプの出力の振幅は、小さくなるが、反転時間は決して
速くならない。
アンプのＭＯＳ）ランジスタロ４及び６５のコンダクタ
ンスｇｍを小さくしてしまうと、電流ゲインが上がらな
くなり、データ線６９及び７０の浮遊容量に対して十分
な充放電電流を流せなくなる。このため、プリセンスア
ンプの出力の振幅は、小さくなるが、反転時間は決して
速くならない。
ロウ方向（行方向）のメモリーセル１をアクセスする場
合には、アドレスの遷移を検出して内部パルスを発生さ
せ、このパルスよりビット線５３゜５４を平衡化して、
高速動作を可能とさせるイコライズ回路が設けられるこ
とが多い、ところが、コラム側には、コラム方向（列方
向）のアクセスがロウ方向のアクセスがなされ、ビット
線に出力されたデータを選択するものであるから、ロウ
方向のアクセス時間により本質的にアクセス時間が早く
、イコライズ回路を設けることはチップ面積の増大や消
費電力の増大につながることから、イコライズ回路が設
けられていない。
合には、アドレスの遷移を検出して内部パルスを発生さ
せ、このパルスよりビット線５３゜５４を平衡化して、
高速動作を可能とさせるイコライズ回路が設けられるこ
とが多い、ところが、コラム側には、コラム方向（列方
向）のアクセスがロウ方向のアクセスがなされ、ビット
線に出力されたデータを選択するものであるから、ロウ
方向のアクセス時間により本質的にアクセス時間が早く
、イコライズ回路を設けることはチップ面積の増大や消
費電力の増大につながることから、イコライズ回路が設
けられていない。
したがって、この発明の目的は、電流ゲインを下げるこ
となくプリセンスアンプの出力の振幅をおさえ、イコラ
イズ回路を用いることなく反転時間を短縮できるメモリ
ー回路を提供することにある。
となくプリセンスアンプの出力の振幅をおさえ、イコラ
イズ回路を用いることなく反転時間を短縮できるメモリ
ー回路を提供することにある。
この発明は、ビット線対にプリセンスアンプ用の差動ア
ンプを接続し、このブリセンスアンプ用の差動アンプを
コラム信号によりスイッチング制御し、プリセンスアン
プ用の差動アンプの負荷としてダイオード接続のＰチャ
ンネルＭＯ３Ｉ−ランジスタを用い、ブリセンスアンプ
用の差動アンプの出力を主センスアンプに供給するよう
にしたことを特徴とするメモリー回路である。
ンプを接続し、このブリセンスアンプ用の差動アンプを
コラム信号によりスイッチング制御し、プリセンスアン
プ用の差動アンプの負荷としてダイオード接続のＰチャ
ンネルＭＯ３Ｉ−ランジスタを用い、ブリセンスアンプ
用の差動アンプの出力を主センスアンプに供給するよう
にしたことを特徴とするメモリー回路である。
ＭＯＳトランジスタ１４及び１５からなるプリセンスア
ンプの負荷回路として、ダイオード接続されたＰチャン
ネルＭＯＳトランジスタ２１及び２２が用いられる。負
荷ＭＯＳトランジスタ２１及び２２は、このように、ダ
イオード接読されているので、プリセンスアンプの出力
の振幅が制限される。これにより、プリセンスアンプの
出力の反転時間が短縮され、高速動作が可能となる。
ンプの負荷回路として、ダイオード接続されたＰチャン
ネルＭＯＳトランジスタ２１及び２２が用いられる。負
荷ＭＯＳトランジスタ２１及び２２は、このように、ダ
イオード接読されているので、プリセンスアンプの出力
の振幅が制限される。これにより、プリセンスアンプの
出力の反転時間が短縮され、高速動作が可能となる。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、ｌはメモリーセルを示し、複数のメモ
リーセル１がマトリクス状に二次元配列される。各メモ
リーセル１ば、互いの入出力がた 。
リーセル１がマトリクス状に二次元配列される。各メモ
リーセル１ば、互いの入出力がた 。
すきかけ接続されたＭＯＳ ）ランジスタのフリップフ
ロップ回路から構成され、このフリップフロップ回路の
両端にデータの入出力を行うゲート用のＭＯＳ）ランジ
スタが接続されている。
ロップ回路から構成され、このフリップフロップ回路の
両端にデータの入出力を行うゲート用のＭＯＳ）ランジ
スタが接続されている。
行方向に並ぶメモリーセル１は、共通のワード線２に接
続される。このワード線２ば、Ｘデコーダ（図示せず）
に接続されていて、ロウアドレスが指定され、１つのワ
ードｖＡ２が指定されると、このワード線２に対応する
行のメモリーセル１のゲート用のＭＯＳトランジスタが
オンされる。
続される。このワード線２ば、Ｘデコーダ（図示せず）
に接続されていて、ロウアドレスが指定され、１つのワ
ードｖＡ２が指定されると、このワード線２に対応する
行のメモリーセル１のゲート用のＭＯＳトランジスタが
オンされる。
列方向に並ぶメモリーセル１ば、共通の一対のビット線
３及びビット線４に接続される。ビットＮｌＡ３及びピ
ッ）＊４の一端が負荷ＭＯＳ ）ランジスタ５及びＭＯ
Ｓトランジスタ６のドレインに夫々接続される。ＭＯＳ
）ランジスタ５及び６としては、Ｐチャンネルのものが
用いられる。ＭＯＳトランジスタ５及びＭＯＳ）ランジ
スタロのソースが電源電圧Ｖａｎ （例えば５Ｖ）の電
源端子７に接続される０Ｍ０Ｓ）ランジスタ５及びＭＯ
Ｓトランジスタ６の互いのゲートが共通接続され、この
接続点が接地される。
３及びビット線４に接続される。ビットＮｌＡ３及びピ
ッ）＊４の一端が負荷ＭＯＳ ）ランジスタ５及びＭＯ
Ｓトランジスタ６のドレインに夫々接続される。ＭＯＳ
）ランジスタ５及び６としては、Ｐチャンネルのものが
用いられる。ＭＯＳトランジスタ５及びＭＯＳ）ランジ
スタロのソースが電源電圧Ｖａｎ （例えば５Ｖ）の電
源端子７に接続される０Ｍ０Ｓ）ランジスタ５及びＭＯ
Ｓトランジスタ６の互いのゲートが共通接続され、この
接続点が接地される。
ビットｔｓ３及びビット線４の他端は、スイッチングＭ
ＯＳトランジスタ８及びＭＯＳ）ランジスタ９のドレイ
ンに夫々接続される。ＭＯＳ）ランジスタ８及びＭＯＳ
）ランジスタ９としては、Ｎチャンネルのものが用いら
れる。ＭＯＳ）ランジスタ８及びＭＯＳ）ランジスタ９
のソースが書き込み用のデータ線１２及びデータ線１３
に夫々接続される。ＭＯ５Ｉ−ランジスタ８及びＭＯＳ
）ランジスタ９の互いのゲートが共通接続され、この接
続点からコラム信号入力端子１１が導出される。
ＯＳトランジスタ８及びＭＯＳ）ランジスタ９のドレイ
ンに夫々接続される。ＭＯＳ）ランジスタ８及びＭＯＳ
）ランジスタ９としては、Ｎチャンネルのものが用いら
れる。ＭＯＳ）ランジスタ８及びＭＯＳ）ランジスタ９
のソースが書き込み用のデータ線１２及びデータ線１３
に夫々接続される。ＭＯ５Ｉ−ランジスタ８及びＭＯＳ
）ランジスタ９の互いのゲートが共通接続され、この接
続点からコラム信号入力端子１１が導出される。
書き込み時には、この書き込み用のデータ線１２及びデ
ータ線１３が用いられる。コラム信号入力端子１１には
、Ｙデコーダ（図示せず）からコラム信号が供給される
。コラム信号がハイレベルになると、ＭＯＳ）ランジス
タ８及びＭＯ３Ｉ−ランジスタ９がオンする。これによ
り、コラムアドレスが指定され、１つのメモリーセル１
が選択される。選択されたメモリーセル１にデータ線１
２及びデータＮｌＡ１３を介して伝えられたデータが書
き込まれる。
ータ線１３が用いられる。コラム信号入力端子１１には
、Ｙデコーダ（図示せず）からコラム信号が供給される
。コラム信号がハイレベルになると、ＭＯＳ）ランジス
タ８及びＭＯ３Ｉ−ランジスタ９がオンする。これによ
り、コラムアドレスが指定され、１つのメモリーセル１
が選択される。選択されたメモリーセル１にデータ線１
２及びデータＮｌＡ１３を介して伝えられたデータが書
き込まれる。
ビット線３及びビｙ トｔｌＡ ４には、プリセンスア
ンプを構成するＭＯＳトランジスタ１４及びＭＯＳトラ
ンジスタ１５のゲートが夫々接続される。
ンプを構成するＭＯＳトランジスタ１４及びＭＯＳトラ
ンジスタ１５のゲートが夫々接続される。
ＭＯＳトランジスタ１４及びＭＯＳ）ランジスタ１５と
しては、Ｎチャンネルのものが用いられる。
しては、Ｎチャンネルのものが用いられる。
ＭＯＳ）ランジスタ１４及びＭＯＳ）ランジスタ１５の
互いのソースが共通接続され、この接続点が定電流源と
して動作するＭＯ５Ｉ−ランジスタ１６のドレインに接
続され、ＭＯＳｌ−ランジスタ１４及びＭＯＳ）ランジ
スタ１５により差動アンプが構成される。ＭＯＳトラン
ジスタ１６は、直流電源１７により駆動される。ＭＯＳ
トランジスタ１６のソースがスイチッングＭＯＳトラン
ジスタ１８を介して接地される。ＭＯＳ）ランジスタ１
８のゲートがコラム信号入力端子１１に接続される。
互いのソースが共通接続され、この接続点が定電流源と
して動作するＭＯ５Ｉ−ランジスタ１６のドレインに接
続され、ＭＯＳｌ−ランジスタ１４及びＭＯＳ）ランジ
スタ１５により差動アンプが構成される。ＭＯＳトラン
ジスタ１６は、直流電源１７により駆動される。ＭＯＳ
トランジスタ１６のソースがスイチッングＭＯＳトラン
ジスタ１８を介して接地される。ＭＯＳ）ランジスタ１
８のゲートがコラム信号入力端子１１に接続される。
ＭＯＳ）ランジスタ１６及びＭＯＳ）ランジスタ１４の
ドレインが読み出し用のデータ線１９及びデータ′ａ２
０に夫々接続される。データ線１９及びデータ線２０に
は、ダイオード接続のＭＯＳトランジスタ２１及び２２
の夫々のゲート及びドレインが接続される０Ｍ０Ｓトラ
ンジスタ２１及びＭＯＳｌ−ランジスタ２２としては、
Ｐチャンネルのものが用いられる。ＭＯＳ）ランジスタ
２１及びＭＯＳ）ランジスタ２２のソースが電源端子７
に接続される。
ドレインが読み出し用のデータ線１９及びデータ′ａ２
０に夫々接続される。データ線１９及びデータ線２０に
は、ダイオード接続のＭＯＳトランジスタ２１及び２２
の夫々のゲート及びドレインが接続される０Ｍ０Ｓトラ
ンジスタ２１及びＭＯＳｌ−ランジスタ２２としては、
Ｐチャンネルのものが用いられる。ＭＯＳ）ランジスタ
２１及びＭＯＳ）ランジスタ２２のソースが電源端子７
に接続される。
読み出し時には、読み出し用のデータ線１９及びデータ
線２０が用いられる。コラム信号入力端子１１に供給さ
れるコラム信号かハイレベルになると、ＭＯＳｌ−ラン
ジスタ１８がオンし、ＭＯＳトランジスタ１４及びＭＯ
Ｓトランジスタ１５からなるプリセンスアンプが動作す
る。これにより、１つのメモリーセル１が指定され、こ
のメモリーセル１に蓄えられていたデータがビット線３
及びビット線４を介して出力され、このデータがＭＯＳ
トランジスタ１４及びＭＯＳ）ランジスタ１５のゲート
に供給れる。ダイオード接続されたＭＯＳトランジスタ
２１及び２２は、プリセンスアンプを構成するＭＯＳ）
ランジスタ１４及び１５に対する負荷として動作する。
線２０が用いられる。コラム信号入力端子１１に供給さ
れるコラム信号かハイレベルになると、ＭＯＳｌ−ラン
ジスタ１８がオンし、ＭＯＳトランジスタ１４及びＭＯ
Ｓトランジスタ１５からなるプリセンスアンプが動作す
る。これにより、１つのメモリーセル１が指定され、こ
のメモリーセル１に蓄えられていたデータがビット線３
及びビット線４を介して出力され、このデータがＭＯＳ
トランジスタ１４及びＭＯＳ）ランジスタ１５のゲート
に供給れる。ダイオード接続されたＭＯＳトランジスタ
２１及び２２は、プリセンスアンプを構成するＭＯＳ）
ランジスタ１４及び１５に対する負荷として動作する。
いま、ピント線３がローレベル、ビット′４１Ａ４がハ
イレベルで、ＭＯＳ）ランジスタ１５のゲートにハイレ
ベルが供給され、ＭＯＳトランジスタ１４のゲートにロ
ーレベルが供給されていたとすると、ＭＯＳ）ランジス
タ１５がオンし、ＭＯＳトランジスタ１４がオフする。
イレベルで、ＭＯＳ）ランジスタ１５のゲートにハイレ
ベルが供給され、ＭＯＳトランジスタ１４のゲートにロ
ーレベルが供給されていたとすると、ＭＯＳ）ランジス
タ１５がオンし、ＭＯＳトランジスタ１４がオフする。
このため、ダイオード接続されたＭＯＳ）ランジスタ２
２を流れる電流によりデータ線２０の容量に電流が流れ
、データ線２０の電圧が上昇していく。
２を流れる電流によりデータ線２０の容量に電流が流れ
、データ線２０の電圧が上昇していく。
ダイオードは第２図に示すように非直線性素子である。
このため、この時のデータ［２０の電圧は、電源電圧■
ＤＤを例えば５■とすると、例えば４．２Ｖで制限され
る。
ＤＤを例えば５■とすると、例えば４．２Ｖで制限され
る。
ビット線３及び４のデータが反転され、ＭＯＳトランジ
スタ１５のゲートにローレベルが供給され、ＭＯＳｌ−
ランジスタ１４のゲートにハイレベルが供給されると、
ＭＯＳ）ランジスタ１４がオンし、ＭＯＳ）ランジスタ
１５がオフする。このため、データ線２ｏの容量に蓄え
られていた電荷が放電され、データ線２０の電圧が下降
していく。
スタ１５のゲートにローレベルが供給され、ＭＯＳｌ−
ランジスタ１４のゲートにハイレベルが供給されると、
ＭＯＳ）ランジスタ１４がオンし、ＭＯＳ）ランジスタ
１５がオフする。このため、データ線２ｏの容量に蓄え
られていた電荷が放電され、データ線２０の電圧が下降
していく。
この一実施例では、このように、プリセンスアンプの負
荷としてダイオード接続されたＭＯＳトランジスタ２１
及び２２が用いられている。このため、プリセンスアン
プの振幅が電流ゲインを抑えることなく制限され、第３
図Ｂに実線で示すように、プリセンスアンプの出力のハ
イレベルが例えば４．２Ｖ、ローレベルが例えば３．８
ｖに制限される。
荷としてダイオード接続されたＭＯＳトランジスタ２１
及び２２が用いられている。このため、プリセンスアン
プの振幅が電流ゲインを抑えることなく制限され、第３
図Ｂに実線で示すように、プリセンスアンプの出力のハ
イレベルが例えば４．２Ｖ、ローレベルが例えば３．８
ｖに制限される。
第３図から明らかなように、このようにプリセンスアン
プの振幅が制限されることにより、反転時間が短縮され
、高速動作が可能となる。つまり、第３図Ａで示すビッ
ト線の出力波形に対して、第３図Ｂにおいて破線で示す
のが振幅制限を行わない場合のプリセンスアンプの出力
波形を示し、第３図Ｂにおいて実線で示すのがこの発明
が通用され、振幅制限を行われた場合のプリセンスアン
プの出力波形を示す。振幅制限を行わない場合には、ビ
ット線のデータの遷移時刻Ｔ０１及びＴｏｚに対して、
プリセンスアンプの出力データは、時刻Ｔｅｌ及びＴ’
ｚｚで反転する。振幅制限を行った場合には、ビット線
のデータの遷移時刻Ｔ（１１及びＴｌ１２に対して、プ
リセンスアンプの出力データは、時刻Ｔ、１及びＴ’＋
ｚで反転する。振幅制限を行った場合の反転に要する時
間（Ｔｏ、〜Ｔ 、Ｔ ｏ ｔ ＝ Ｔ ＋ ｔ ）は
、振幅制限を行わない場合の反転に要する時間（Ｔ０１
〜Ｔ、、、Ｔ、、〜Ｔ ｚ ｔ ）よりも短縮される。
プの振幅が制限されることにより、反転時間が短縮され
、高速動作が可能となる。つまり、第３図Ａで示すビッ
ト線の出力波形に対して、第３図Ｂにおいて破線で示す
のが振幅制限を行わない場合のプリセンスアンプの出力
波形を示し、第３図Ｂにおいて実線で示すのがこの発明
が通用され、振幅制限を行われた場合のプリセンスアン
プの出力波形を示す。振幅制限を行わない場合には、ビ
ット線のデータの遷移時刻Ｔ０１及びＴｏｚに対して、
プリセンスアンプの出力データは、時刻Ｔｅｌ及びＴ’
ｚｚで反転する。振幅制限を行った場合には、ビット線
のデータの遷移時刻Ｔ（１１及びＴｌ１２に対して、プ
リセンスアンプの出力データは、時刻Ｔ、１及びＴ’＋
ｚで反転する。振幅制限を行った場合の反転に要する時
間（Ｔｏ、〜Ｔ 、Ｔ ｏ ｔ ＝ Ｔ ＋ ｔ ）は
、振幅制限を行わない場合の反転に要する時間（Ｔ０１
〜Ｔ、、、Ｔ、、〜Ｔ ｚ ｔ ）よりも短縮される。
これにより高速動作が可能となる。
この発明に依れば、ブリセンス・アンプの出力の振幅が
電流ゲインを抑えることなく制限される。
電流ゲインを抑えることなく制限される。
このため、ブリセンスアンプの出力の反転に要する時間
が短縮され、高速読み出し動作が可能となる。
が短縮され、高速読み出し動作が可能となる。
第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例の説明に用いるグラフ、第３図はこの発明
の一実施例の説明に用いる波形図、第４図は従来のメモ
リー回路の一例の接読図である。 図面における主要な符号の説明 １：メモリーセル、３．４ｊビツト線。 ｔ４．ｔｓ：ブリセンスアンプを構成するＭＯＳトラン
ジスタ、 ２１．２２：負荷ＭＯＳトランジスタ、
２３：主センスアンプ。 第１図 γイオートＰＯ７〜會１ 第２図 言え胡 １目 第３図 （芝、采イφｊ 第４図
明の一実施例の説明に用いるグラフ、第３図はこの発明
の一実施例の説明に用いる波形図、第４図は従来のメモ
リー回路の一例の接読図である。 図面における主要な符号の説明 １：メモリーセル、３．４ｊビツト線。 ｔ４．ｔｓ：ブリセンスアンプを構成するＭＯＳトラン
ジスタ、 ２１．２２：負荷ＭＯＳトランジスタ、
２３：主センスアンプ。 第１図 γイオートＰＯ７〜會１ 第２図 言え胡 １目 第３図 （芝、采イφｊ 第４図
Claims (1)
- ビット線対にプリセンスアンプ用の差動アンプを接続し
、上記プリセンスアンプ用の差動アンプをコラム信号に
よってスイッチング制御し、上記プリセンスアンプ用の
差動アンプの負荷としてダイオード接続のＰチャンネル
ＭＯＳトランジスタを用い、上記プリセンスアンプ用の
差動アンプの出力を主センスアンプに供給するようにし
たことを特徴とするメモリー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261801A JPS62121987A (ja) | 1985-11-21 | 1985-11-21 | メモリ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261801A JPS62121987A (ja) | 1985-11-21 | 1985-11-21 | メモリ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62121987A true JPS62121987A (ja) | 1987-06-03 |
Family
ID=17366897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261801A Pending JPS62121987A (ja) | 1985-11-21 | 1985-11-21 | メモリ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62121987A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207344A (ja) * | 2006-02-01 | 2007-08-16 | Micron Technology Inc | 低電圧データ経路および電流センス増幅器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132589A (en) * | 1979-03-30 | 1980-10-15 | Fujitsu Ltd | Semiconductor memory unit |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
-
1985
- 1985-11-21 JP JP60261801A patent/JPS62121987A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132589A (en) * | 1979-03-30 | 1980-10-15 | Fujitsu Ltd | Semiconductor memory unit |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207344A (ja) * | 2006-02-01 | 2007-08-16 | Micron Technology Inc | 低電圧データ経路および電流センス増幅器 |
| US7590019B2 (en) | 2006-02-01 | 2009-09-15 | Micron Technology, Inc. | Low voltage data path and current sense amplifier |
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