JPS621269B2 - - Google Patents
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- Publication number
- JPS621269B2 JPS621269B2 JP55040642A JP4064280A JPS621269B2 JP S621269 B2 JPS621269 B2 JP S621269B2 JP 55040642 A JP55040642 A JP 55040642A JP 4064280 A JP4064280 A JP 4064280A JP S621269 B2 JPS621269 B2 JP S621269B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- polycrystalline silicon
- layer
- semiconductor device
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、レーザアニールを用いた半導体装
置、特にMOS型半導体集積回路素子の製造方法
に関するものである。
置、特にMOS型半導体集積回路素子の製造方法
に関するものである。
従来のMOS型半導体集積回路素子の製造方法
を第１図ａ〜ｆによつて説明する。
を第１図ａ〜ｆによつて説明する。
まず、第１図ａのように半導体ウエハを構成す
る単結晶領域１に素子間分離のためのフイールド
酸化膜２が形成され、続いて、第１図ｂのように
活性領域３に所定の膜厚（400〜500Å）をもつた
ゲート酸化膜４が形成される。その後、第１図ｃ
のようにゲートおよび配線領域としての多結晶シ
リコン層５がデポジシヨン（4000Å）され、次い
で、第１図ｄのように写真製版が行われ、多結晶
シリコン層（多結晶シリコンゲート）５が形成さ
れる。この多結晶シリコン層５をマスクとして第
１図ｅのようにソース、ドレイン領域６形成のた
めの砒素イオン注入を150KeV.4×1015／cm2の条
件で行う。従来の熱炉による製造プロセスでは、
この後イオン注入された砒素の活性化のため窒素
雰囲気で1000℃、30分ほどのサーマルアニールを
行う。また、レーザアニールを用いる場合には、
多結晶シリコン層５の破壊を防ぐため、第１図ｆ
のように厚い酸化膜（層間絶縁膜）７をコートし
た後、レーザ照射を行つている。しかし、この方
法では、多結晶シリコン層５と単結晶領域１のイ
オン注入領域（ソース、ドレイン領域）６におけ
る適正なアニールを行うためのレーザパワーが大
きく異なるため、パワーのマージンが少なく、歩
留りは非常に悪いものであつた。また、厚い酸化
膜７をコートせず、単結晶領域１のイオン注入領
域６とゲートおよび配線領域である多結晶シリコ
ン層５にレーザを照射すれば、酸化膜によつて多
結晶シリコン層５が保護されていないため、単結
晶領域１のイオン注入領域６に必要な強度のレー
ザ光によつて多結晶シリコン層５は完全に破壊さ
れる。一方、多結晶シリコン層５が破壊されない
程度にレーザ光強度を落せば単結晶領域１のイオ
ン注入領域６のアニールが不完全になり、所定の
特性を期待できない。従つて、単結晶領域１のイ
オン注入領域６のイオン注入によるダメージから
の回復、注入不純物の活性化と多結晶シリコン層
５のアニール、低抵抗化は、別々にレーザ照射し
なければならず、また、その適正レーザパワーの
違いから、照射順序も一義的に決定されてしまう
という不都合があつた。
る単結晶領域１に素子間分離のためのフイールド
酸化膜２が形成され、続いて、第１図ｂのように
活性領域３に所定の膜厚（400〜500Å）をもつた
ゲート酸化膜４が形成される。その後、第１図ｃ
のようにゲートおよび配線領域としての多結晶シ
リコン層５がデポジシヨン（4000Å）され、次い
で、第１図ｄのように写真製版が行われ、多結晶
シリコン層（多結晶シリコンゲート）５が形成さ
れる。この多結晶シリコン層５をマスクとして第
１図ｅのようにソース、ドレイン領域６形成のた
めの砒素イオン注入を150KeV.4×1015／cm2の条
件で行う。従来の熱炉による製造プロセスでは、
この後イオン注入された砒素の活性化のため窒素
雰囲気で1000℃、30分ほどのサーマルアニールを
行う。また、レーザアニールを用いる場合には、
多結晶シリコン層５の破壊を防ぐため、第１図ｆ
のように厚い酸化膜（層間絶縁膜）７をコートし
た後、レーザ照射を行つている。しかし、この方
法では、多結晶シリコン層５と単結晶領域１のイ
オン注入領域（ソース、ドレイン領域）６におけ
る適正なアニールを行うためのレーザパワーが大
きく異なるため、パワーのマージンが少なく、歩
留りは非常に悪いものであつた。また、厚い酸化
膜７をコートせず、単結晶領域１のイオン注入領
域６とゲートおよび配線領域である多結晶シリコ
ン層５にレーザを照射すれば、酸化膜によつて多
結晶シリコン層５が保護されていないため、単結
晶領域１のイオン注入領域６に必要な強度のレー
ザ光によつて多結晶シリコン層５は完全に破壊さ
れる。一方、多結晶シリコン層５が破壊されない
程度にレーザ光強度を落せば単結晶領域１のイオ
ン注入領域６のアニールが不完全になり、所定の
特性を期待できない。従つて、単結晶領域１のイ
オン注入領域６のイオン注入によるダメージから
の回復、注入不純物の活性化と多結晶シリコン層
５のアニール、低抵抗化は、別々にレーザ照射し
なければならず、また、その適正レーザパワーの
違いから、照射順序も一義的に決定されてしまう
という不都合があつた。
この発明は、上記従来のレーザアニールによる
欠点を除去するためになされたもので、半導体ウ
エハの全面に500Å以下のうすい多結晶シリコン
層をデポジシヨンすることにより、半導体ウエハ
上のすべての領域でレーザ光の吸収係数を一様に
し、一度のレーザ照射で、単結晶領域のアニール
と多結晶領域の保護を両立できるようにしたもの
である。さらに一歩進んで、この500Å以下のう
すい多結晶シリコン層に砒素またはリンをイオン
注入するか、あるいはあらかじめドーピングして
おいて、レーザ照射を行えばこのうすい多結晶シ
リコン層からの拡散により、浅い接合をもつたソ
ース・ドレイン領域とゲートおよび配線領域とし
ての多結晶シリコン層の低抵抗化を同時に行うこ
とができる。また、レーザ照射後は、この５00Å
以下のうすい多結晶シリコン層を酸化し、ソー
ス、ドレイン領域とゲート、あるいは配線領域と
しての多結晶シリコン層相互の分離絶縁をはかる
とともに、この酸化膜を下敷酸化膜あるいは層間
絶縁膜として用いるようにしたものである。以
下、この発明を図面に基づいて説明する。
欠点を除去するためになされたもので、半導体ウ
エハの全面に500Å以下のうすい多結晶シリコン
層をデポジシヨンすることにより、半導体ウエハ
上のすべての領域でレーザ光の吸収係数を一様に
し、一度のレーザ照射で、単結晶領域のアニール
と多結晶領域の保護を両立できるようにしたもの
である。さらに一歩進んで、この500Å以下のう
すい多結晶シリコン層に砒素またはリンをイオン
注入するか、あるいはあらかじめドーピングして
おいて、レーザ照射を行えばこのうすい多結晶シ
リコン層からの拡散により、浅い接合をもつたソ
ース・ドレイン領域とゲートおよび配線領域とし
ての多結晶シリコン層の低抵抗化を同時に行うこ
とができる。また、レーザ照射後は、この５00Å
以下のうすい多結晶シリコン層を酸化し、ソー
ス、ドレイン領域とゲート、あるいは配線領域と
しての多結晶シリコン層相互の分離絶縁をはかる
とともに、この酸化膜を下敷酸化膜あるいは層間
絶縁膜として用いるようにしたものである。以
下、この発明を図面に基づいて説明する。
第２図ａ〜ｄはこの発明の半導体集積回路素子
の製造工程の一実施例を示す断面図である。ま
ず、第２図ａのように、従来方法と同様に半導体
ウエハを構成する単結晶領域１に素子間分離のた
めのフイールド酸化膜２を形成し、しきい値電圧
ＶTHのコントロールのためのイオン注入を行つて
から、活性領域３の所定のゲート酸化膜４を300
Åの膜厚に形成する。次に、第２図ｂのようにゲ
ートおよび配線領域としてのリンをドープした多
結晶シリコン層５を4000Åの膜厚にデポジシヨン
し、写真製版によつて多結晶シリコン層５および
ゲート酸化膜４のエツチングを行う。このエツチ
ングによつて得られた多結晶シリコンゲート（多
結晶シリコン層）５をマスクとしてソース、ドレ
イン領域６を形成するため砒素イオンを
100KeV.4×1015／cm2の条件で注入する。次に、
第２図ｃのようにリンドープの多結晶シリコン層
８を500Å以下の厚みで半導体ウエハ全面にデポ
ジシヨンした後、レーザアニールを行う。レーザ
は、CWレーザを用い、波長は4800〜6000Å、従
つて、アルゴンレーザを用いるのがよい。レーザ
光照射後、第２図ｄのようにこの500Å以下の多
結晶シリコン層８を酸化して酸化膜９とし、この
酸化膜９によりソース、ドレイン領域６とゲート
および配線体としての多結晶シリコン層５相互の
絶縁をとる。この酸化膜９を下敷酸化膜に用いて
厚い層絶縁膜をコートするか、あるいはこの酸化
膜９をそのまま層間絶縁膜としてコンタクト写真
製版およびアルミ配線を行う。以上の方法によれ
ば、ソース、ドレイン領域６のN+層では、イオ
ン注入時に導入された欠陥が完全に回復するとと
もに、注入不純物がほとんど注入された位置で活
性化し、1000Å程度の接合深さを実現できるとと
もに、続く下敷酸化膜はN+単結晶層までおよば
ず、500Å以下のうすい多結晶シリコン層８だけ
に限られるので、N+活性層表面位置が変化しな
い。この下敷酸化は酸化雰囲気でレーザ照射をつ
づけて酸化してもよいし、低温の熱炉による酸化
でもよい。
の製造工程の一実施例を示す断面図である。ま
ず、第２図ａのように、従来方法と同様に半導体
ウエハを構成する単結晶領域１に素子間分離のた
めのフイールド酸化膜２を形成し、しきい値電圧
ＶTHのコントロールのためのイオン注入を行つて
から、活性領域３の所定のゲート酸化膜４を300
Åの膜厚に形成する。次に、第２図ｂのようにゲ
ートおよび配線領域としてのリンをドープした多
結晶シリコン層５を4000Åの膜厚にデポジシヨン
し、写真製版によつて多結晶シリコン層５および
ゲート酸化膜４のエツチングを行う。このエツチ
ングによつて得られた多結晶シリコンゲート（多
結晶シリコン層）５をマスクとしてソース、ドレ
イン領域６を形成するため砒素イオンを
100KeV.4×1015／cm2の条件で注入する。次に、
第２図ｃのようにリンドープの多結晶シリコン層
８を500Å以下の厚みで半導体ウエハ全面にデポ
ジシヨンした後、レーザアニールを行う。レーザ
は、CWレーザを用い、波長は4800〜6000Å、従
つて、アルゴンレーザを用いるのがよい。レーザ
光照射後、第２図ｄのようにこの500Å以下の多
結晶シリコン層８を酸化して酸化膜９とし、この
酸化膜９によりソース、ドレイン領域６とゲート
および配線体としての多結晶シリコン層５相互の
絶縁をとる。この酸化膜９を下敷酸化膜に用いて
厚い層絶縁膜をコートするか、あるいはこの酸化
膜９をそのまま層間絶縁膜としてコンタクト写真
製版およびアルミ配線を行う。以上の方法によれ
ば、ソース、ドレイン領域６のN+層では、イオ
ン注入時に導入された欠陥が完全に回復するとと
もに、注入不純物がほとんど注入された位置で活
性化し、1000Å程度の接合深さを実現できるとと
もに、続く下敷酸化膜はN+単結晶層までおよば
ず、500Å以下のうすい多結晶シリコン層８だけ
に限られるので、N+活性層表面位置が変化しな
い。この下敷酸化は酸化雰囲気でレーザ照射をつ
づけて酸化してもよいし、低温の熱炉による酸化
でもよい。
なお、上記実施例では、500Å以下のうすい多
結晶シリコン層８をデポジシヨンする前にイオン
注入を行つたが、この発明は、500Å以下のうす
い多結晶シリコン層８をデポジシヨンした後に砒
素またはリンのイオン注入を行うか、あらかじめ
不純物を含んだ多結晶シリコン層８をデポジシヨ
ンしてからレーザアニールを行つてもよい。この
場合は、レーザとしてＱスイツチをかけたパルス
レーザを用い、効率よく500Å以下のうすい多結
晶シリコン層８から単結晶への不純物ドーピング
を行う。波長は4000〜15000Åであればよい。そ
の後の酸化工程は、上記実施例と同じである。
結晶シリコン層８をデポジシヨンする前にイオン
注入を行つたが、この発明は、500Å以下のうす
い多結晶シリコン層８をデポジシヨンした後に砒
素またはリンのイオン注入を行うか、あらかじめ
不純物を含んだ多結晶シリコン層８をデポジシヨ
ンしてからレーザアニールを行つてもよい。この
場合は、レーザとしてＱスイツチをかけたパルス
レーザを用い、効率よく500Å以下のうすい多結
晶シリコン層８から単結晶への不純物ドーピング
を行う。波長は4000〜15000Åであればよい。そ
の後の酸化工程は、上記実施例と同じである。
以上説明したように、この発明によれば、レー
ザアニールによつて半導体集積回路にもたらされ
る多結晶シリコン層のアニール、低抵抗化、単結
晶シリコン層の回復、不純物の活性化等の利点を
すべて最大限に生かすことができ、さらに従来の
製造プロセスを大幅に変更することなく、素子特
性向上、製造時間の短縮をはかることができる利
点がある。
ザアニールによつて半導体集積回路にもたらされ
る多結晶シリコン層のアニール、低抵抗化、単結
晶シリコン層の回復、不純物の活性化等の利点を
すべて最大限に生かすことができ、さらに従来の
製造プロセスを大幅に変更することなく、素子特
性向上、製造時間の短縮をはかることができる利
点がある。
第１図ａ〜ｆは従来のMOS型半導体集積回路
の製造工程を示す断面図、第２図ａ〜ｄはこの発
明の半導体集積回路素子の製造工程の一実施例を
示す断面図である。 図中、１は単結晶領域、２はフイールド酸化
膜、４はゲート酸化膜、５は多結晶シリコン層、
６はソース、ドレイン領域、８はうすい多結晶シ
リコン層、９は酸化膜である。なお、図中の同一
符号は同一または相当部分を示す。
の製造工程を示す断面図、第２図ａ〜ｄはこの発
明の半導体集積回路素子の製造工程の一実施例を
示す断面図である。 図中、１は単結晶領域、２はフイールド酸化
膜、４はゲート酸化膜、５は多結晶シリコン層、
６はソース、ドレイン領域、８はうすい多結晶シ
リコン層、９は酸化膜である。なお、図中の同一
符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ レーザアニールを用いたMOS型半導体装置
の製造方法において、半導体ウエハを構成する単
結晶領域に形成されるソース、ドレイン領域と、
多結晶半導体層で形成されるゲートおよび配線領
域を500Å以下の多結晶半導体層でおおい１回の
レーザ照射によつてゲートおよび配線領域の破損
もしくは前記ソース、ドレイン領域の不完全アニ
ールをまねかずに浅い接合をもつたソース、ドレ
イン領域の形成と、前記ゲートおよび配線領域の
低抵抗化をはかることを特徴とする半導体装置の
製造方法。 ２ 半導体ウエハ全面をおおう500Å以下の多結
晶半導体層は、リンがあらかじめドープされた層
であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 半導体ウエハ全面をおおう500Å以下の多結
晶半導体層は、砒素があらかじめドープされた層
であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ４ 半導体ウエハ全面をおおう500Å以下の多結
晶半導体層は、リンがあらかじめイオン注入によ
つてドーピングが行われた層であることを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。 ５ 半導体ウエハ全面をおおう500Å以下の多結
晶半導体層は、砒素があらかじめイオン注入によ
つてドーピングが行われた層であることを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。 ６ 500Å以下の多結晶半導体層は、レーザアニ
ール後すべて酸化された絶縁膜となることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064280A JPS56135972A (en) | 1980-03-28 | 1980-03-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064280A JPS56135972A (en) | 1980-03-28 | 1980-03-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56135972A JPS56135972A (en) | 1981-10-23 |
| JPS621269B2 true JPS621269B2 (ja) | 1987-01-12 |
Family
ID=12586205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064280A Granted JPS56135972A (en) | 1980-03-28 | 1980-03-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56135972A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727044A (en) | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| US4621411A (en) * | 1984-09-28 | 1986-11-11 | Texas Instruments Incorporated | Laser-enhanced drive in of source and drain diffusions |
| US6747245B2 (en) * | 2002-11-06 | 2004-06-08 | Ultratech Stepper, Inc. | Laser scanning apparatus and methods for thermal processing |
-
1980
- 1980-03-28 JP JP4064280A patent/JPS56135972A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56135972A (en) | 1981-10-23 |
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