JPS62127974A

JPS62127974A - 画像メモリ制御装置

Info

Publication number: JPS62127974A
Application number: JP60268582A
Authority: JP
Inventors: Noriya Sakamoto; 典哉坂本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-11-29
Filing date: 1985-11-29
Publication date: 1987-06-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、ダイナミックＲＡＭを使った画像メモリを
リフレッシュするための画像メモリ制８装置に関する。

［発明の技術的前１Ｎ］近年、画像表示装置のデジタル化が進み、フレームメモ
リやラインメモリといった画像メモリをもつ表示装置が
出現するようになってきた。この場合、画像メモリとし
ては、容ｌや価格の面からダイナミックＲＡ〜１が使わ
れることが多い。

ダイナミックＲＡＭはスタティックＲＡＭと違い、メモ
リリフレッシュが必要である。

通常１画像メモリでは、１フレ一ム期間に表示に有効な
描画データが全て読み出されるから、１フレ一ム周期を
１．／３０秒とすると、全ての描画データが１／３０秒
周期でリフレッシュされる。

しかし、ダイナミックＲＡＭにおけるリフレッシュ周期
は、通常数ミリ秒である。したがって、上述したような
データ読出し、さらには、データ書込みのタイミングで
リフレッシュを行ういわゆるリード／ライトリフレッシ
ュでは、完全なリフレッシュを行うことができない。

そこで、画像メモリにおいては、一般に、データ読出し
やデータ書込みに関係しない期間に、行アドレスを適宜
指示し、リフレッシュを行ういわゆるＲＡＳオンリリフ
レッシュを採用している。

このＲＡＳオンリリフレッシュは、リフレッシュ用の行
アドレスデータを発生する行アドレス発生回路の出力を
用いて行われる。

［背景技術の問題点コしかし、ＲＡＳオンリリフレッシュ専用の行アドレス発
生回路を用いる構成では、この回路の他に、データ読出
しやデータ書込みのためのアドレスデータとリフレッシ
ュ用のアドレスデータとを択一的に画像メモリに供給す
るセレクタが必要で、回路規模が大きくなるという問題
があった。

［発明の目的コこの発明は上記の事情に対処すべくなされたもので、回
路規模を大きくすることなくＲＡＳオンリリフレッシュ
を行うことができる画像メモリ制御装置を提供すること
を目的とする。

［発明の概要１上記目的を達成するためにこの発明は、各水平走査期間
において、画像表示のために画像メモリから描画データ
を読み出す期間は、表示用行アドレスデータを画像メモ
リに与え、上記データ読出し期間以外の所定の期間は、
上記表示用行アドレスデータの上位ｎビット（ｎは正の
整数）を順次変更した行アドレスデータを上記画像メモ
リに与え、ＲＡＳオンリリフレッシュを行うようにした
ものである。

［発明の実施例］以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図はこの発明の一実施例の構成を示す回路図である
。

この第１図において、１１はダイナミックＲＡＭを使っ
た画像メモリである。そして、第１図では、この画像メ
モリ１１をリフレッシュする構成の他に、画像表示のた
めに画像メモリ１１から描画データを読み出すための構
成や画像メモリ１１に描画データを書き込むための構成
を示す。

ここで、この発明の特徴を成すリフレッシュ構成を説明
する前に、データ読出し構成やデータ這き込み構成を説
明する。

第１図では、描画データの読出し・書込みはサイクルス
チル方式によって行われ、画像表示期間にもデータ書込
みが行えるようになっている。このサイクルスチル方式
を第２図を用いて説明する。

同図は画像メモリ１１の表示構成を画面の画像表示領域
に関して示すものである。この第２図によれば、画像メ
モリ１１の表示構成は、列方向（水平方向Ｘ）２５６ド
ツト、行方向（垂直方向Ｙ）２００ドツトとなっている
。そして、描画データＤの読出しは、ブロック８１〜Ｂ
５４として示すように４ドツト分一括して行われる。し
たがって、第２図の構成では、表示用の列アドレスは、
各行当り６４となる。

上記の如く、４ドツト単位で読み出された描画データは
、タイミング発生回路１２からのロードパルスＬＤに従
ってパラレル／シリアル変換回路１３に転送され、表示
クロックＣＫに従って１ドツトずつシリアルに出力され
る。そして、このシリアルデータはデジタル／アナログ
変換回路１４でアナログ信号とされ、図示しない画像表
示回路に与えられる。

上記データ読出しＲは、第３図に示すように、４ドツト
分の画像表示期間下の後半Ｔ２に、次に表示すべき４ド
ツト分の描画データＤを読み出すという形で行われ、前
半Ｔ１ではデータ書込み〜Ｖが行われる。但し、このデ
ータ書込みＷはデータ読出しと違って１ドツト単位で行
われる。

なお、第１図において、１５．１６はそれぞれ表示用の
列アドレスデータ、行アドレスデータを出力する表示用
列アドレス発生回路、表示用行アドレス発生回路である
。列アドレスデータは８ビツトのデータであるが、デー
タ読出しが４ドツト単位で行われるため、実際には、上
位６ビツトだけが画像メモリ１１に与えられる。

１７、１８はそれぞれ図示しないマイクロプロセッサか
ら与えられるデータ書込み用の行アドレスデータ、列ア
ドレスデータをラッチするラッチ回路である。また、１
９はマイクロプロセッサから与えられる占込みようの描
画データをラッチするラッチ回路である。

２０はタイミング発生回路１２から与えられる４つのゲ
ート信号０１〜Ｇ４　　（第３図参照）に従って、表示
用２つ、書込み用２つの計４つのアドレスデータを画像
メモリ１１に与えるアドレスセレクタである。画像メモ
リ１１に行アドレスデータや列アドレスデータを取り込
むための行アドレスストローブ信号ＲＡＳや列アドレス
ストローブ信号ＣＡＳは、クロックＣＰに従って表示用
列アドレス発生回路１５のアドレス更新動作に同期して
タイミング発生回路１２から与えられる。また、画像メ
モリ１１の書込みパルスＷＰは、例えば、ラッチ回路１
７のラッチパルスＬ２に従ってデータ書込み用期間Ｔ１
に、タイミング発生回路１２から出力される。

Ｌｌ、Ｌ３は、それぞれラッチ回路１９．１７のラッチ
パルスである。

以上この発明のデータ読出し・データ書込みの概略を説
明したが、次にこの発明の特徴とするリフレッシュ構成
を説明する。

この実施例は、データ読出し期間Ｔ２であっても、これ
が水平ブランキング期間内のものであれば、画像表示に
影響を与えないことに看目し、水平ブランキング期間で
あってかつデータ読出し期間Ｔ２に、表示用行アドレス
データを使ってＲＡＳオンリリフレッシュを行うもので
ある。

すなわち、表示用の８ビツトの行アドレスデータのうち
、上位２ビツトＡ７　、Ａａはそれぞれエクスクル−シ
ブオア回路２１．２２に与えられる。そして、各エクス
クル−シブオア回路２１．２２にはさらにそれぞれ、列
アドレス発生回路１５よりパルスＰ１　、Ｒ２が与えら
れる。これらのパルスＰ１゜Ｒ２はアドレス発生回路１
５のアドレス更新動作に同期したものである。そして、
各パルスＰｉ。

Ｒ２のレベルは、第４図に示すように、水平表示期間Ｔ
Ａが終了した後の最初のデータ読出し用期間Ｔ２１では
、それぞれ０，１１次のデータ読出し期間Ｔ２２では、
０，１１次のデータ読出し期ｎＪＴ２ｓでは１，７とな
り、それ以外の期間ではいずれもＯとなる。

このようなパルスＰｒ　、Ｒ２をそれぞれエクスクール
シブオア回路２１．２２に与えることにより、このオア
回路２１．２２の出力を上位ビットＡ７゜Ａａとする８
ビツトの行アドレスデータの値は第５図に示すようなも
のとなる。すなわち、今、画像非表示領域まで含めた画
像メモリ１１の行方向のアドレス空間をＯ〜２５５とし
、これを４つに分割した各領域をそれぞれ［Ｒ１］、［
Ｒ４］とする。すると、パルスＰｒ　、Ｒ２のレベル応
じて、エクスクル−シブオア回路２１．２２の出力を上
位ビットとする８ビツトの行アドレスデータは各水平走
査期間に４つの分割ｉ域［Ｒｔ　］〜［Ｒ２］を１行ず
つ指定する。例えば、行アドレス発生回路１６によって
指定される表示行アドレスが分割領域［Ｒ１コの２５５
番地とすると、Ｐ＋−０，Ｒ２＝０の場合は、分割領域
［Ｒ１］の行アドレス２５５番地が指定され、Ｐｒ　＝
１．Ｒ２−０の場合は、分割領域［Ｒ２］の行アドレス
１９１番地が指定され、Ｐｔ−０，Ｒ２−１の場合は、
分割領域［Ｒ３］の行アドレス１２７番地が指定され、
ＰＩ−１，Ｒ２−１の場合は、分割領域［Ｒ４コの行ア
ドレス６３番地が指定される。したがって、水平表示期
間ＴＡには行アドレス２５５番地が指定され、データ読
出し期間Ｔ２１．Ｔ２２．下２３にはそれぞれ行アドレ
ス１９１番地、１２７番地、６３番地が指定される。

その他の表示行アドレスの場合であっても同様に、下位
６ビツトが同じで上２ビットが異なる４つの行アドレス
が各水平走査期間ごとに指定される。

なお、表示用行アドレスデータは水平ブランキング期間
であっても、水平表示期間ＴＡと同じ値に保たれるから
、上述したような処理を行うことに問題はない。

またタイミング発生回路１２は、データ読出し期間Ｔ２
１　、Ｔ２２　、Ｔ２３であっても、アドレス発生回路
（１５）から出力されるパルスＰ３　　（第４図参照）
に従って、行アドレスストローブ信号ＲＡＳを出力する
ようになっている。

このようにこの実施例は、水平表示期間ＴＡは、表示用
行アドレスデータを画像メモリ１１に与え、データ読出
しＲに伴うリードライトリフレッシュを行い、水平ブラ
ンキング期間の所定のデータ読出し期間Ｔ２１．Ｔ２２
　、Ｔ２３では、表示用行アドレスデータの上位２ビツ
トを変更してＲＡＳオンリリフレッシュを行うようにし
たものである。

したがって、この実施例では、１フレ一ム周期の４分の
１の周期で全行アドレスをリフレッシュすることができ
る。

ここで、第１図の具体的構成を第６図を参照しながら説
明する。

第６図に示すように、画像メモリ１１は４つのダイナミ
ックＲＡＭ　１１１〜１１４から成る。各ＲＡＭ１１１
〜１１４には、第２図に示す各ブロックＢｌ〜Ｂ６４の
４ドツト分の描画データが１ドツトずつ格納されている
。例えば、ブロックＢｌであれば、各描画データＤ工〜
Ｄ４はそれぞれＲＡ！ｖ１１１１〜１１４に格納されて
いる。

パラレル／シリアル変換回路１３は４つのシフトレジス
タ　１３１〜１３４から成る。描画データは１ドツト当
り４ビツト構成である。そして、各ブロックＢ１〜８６
４の４ドツト分のデータは最上位ビットＭＳＢから順に
シフトレジスタ　１３１〜１３４に転送される。そして
、この転送データが表示クロックＧＫに従って１ドツト
分ずつ第１図のデジタル／アナログ変換回路１４に与え
られる。

表示用列アドレス発生回路１５は、水晶発振器１５１、
カウンタ　１５２、タイミング発生ＲＯＭ１５３、表示
用列カウンタ　１５４から成る。カウンタ　１５２は水
晶発振によって得られるクロックに従ってカウントアツ
プする。ＲＯＭ１５３はカウンタ　１５２のカウント出
力に従って、先の第４図に示すようなタイミングで各種
パルスを発生する。表示用列カウンタ　１５４は、ＲＯ
Ｍ１５３からの水平表示開始タイミングパルスＸＲＥＳ
によってリセットされた後、ＲＯＭ１５３からのクロッ
クＣＰをカウントし、表示用列アドレスデータを出力す
る。パルスＸＲＥＳ、水平表示期間ＴＡを規定する水平
ゲートパルスＨＤＳＥに先立って出力されるもので、そ
のタイミングは先の第２図にも示す。

表示用行アドレス発生回路１６はカウンタ　１６１、タ
イミング発生ＲＯＭ１６２、表示用プリセッタブル行カ
ウンタ　１６３から成る。カウンタ　１６１は、列側の
ＲＯＭ１５３から第４図に示すように、各水平走査期間
に１回出力されるパルスＹＣＰをカウントする。行側の
ＲＯＭはこのカウンタ　１６１の出力に従って、第７図
に示すように、垂直方向の各種タイミングパルスを出力
する。カウンタ　１６３は、ＲＯＭ１６２からの垂直表
示開始タイミングパルスＹＰＲＥによって１９９をプリ
セットされ、以後、パルスＹＣＰに従ってカウントダウ
ンすることにより、表示用行アドレスデータを発生する
。

なお、第７図において、ＹＤＳＥは垂直表示期間Ｔ８を
規定する垂直ゲートパルスである。パルスＹＤＳＥ、Ｙ
ＰＲＥのタイミングは、先の第２図にも示す。

アドレスセレクタ２０は４つのスリーステートバッファ
２０１〜２０４から成る。このうち、スリーステートバ
ッファ２０４は、表示用行アドレスデータとＲＡＳオン
リリフレッシュ用の行アドレスデータのゲートに兼用さ
れる。

タイミング発生回路１２は、第１〜第３のパルス発生回
路１２１〜１２３から成る。第１のパルス発生回路１２
１は、上記パルスＰ３．ＣＰに従って、アドレストロー
ブ信号ＣＡＳ、ＲＡＳやロードパルスＬＤ、表示用クロ
ックＧＫを発生する。

第２のパルス発生回路１２２は、パルスＣＰに従ってバ
ッファ２０〜２０４のゲートパルスＧ１〜Ｇ４（第３図
参照）を発生し、画像メモリ１１に対するアドレス供給
を切り換える。第３のパルス発生回路１２３は、書込み
用列アドレスデータの下位２ビツトに従ってＲＡＭ　１
１１〜１１４に対して書込みパルスＷＰを撮り分ける。

つまり、第６図では、画像メモリ１１を４つのＲＡＭ　
１１１〜１１４で構成しているため、書込み用列アドレ
スデータの上位６ビツトだけをＲＡＭ　１１１〜１１４
に与え、どのＲＡＭにデータを書込むかは、書込みパル
スＷＰの据分けによって行っている、なお、第６図において、２３はデータセレクタである。

このデータセレクタ２３はラッチ回路１９にラッチされ
ている書込み用の描画データを、第３のパルス発生回路
１２３からの書込みパルスＷＰに従って、４つのＲＡＭ
　１１１〜１１４のいずれか１つに振り分ける。

以上詳述したようにこの実施例は、表示行アドレスデー
タを利用してＲＡＳオンリリフレッシュ用の行アドレス
データを作るものである。

したがって、この実施例によれば、従来に比べ、小さな
回路規模でＲＡＳオンリリフレッシュを行うことができ
る。これを第８図に示す従来のリフレッシュ構成と比較
して説明する。第８図は、第６図の回路を使って従来の
ＲＡＳオンリリフレッシュ用回路を構成したものである
。第８図に示す如く、従来のＲＡＳオンリリフレッシュ
用回路では、ＲＡＳオンリリフレッシュ専用の行アドレ
スカウンタ３１とスリーステートバッファ３２が必要で
ある。これに対し、この実施例では、第６図からも明ら
かな如く、２つのエフシフルーシブオア回路２１．２２
を付加するだけでよく、従来に比べ大幅に回路規模を縮
小することができる。

また、この実施例では、表示用行アドレスデータとＲＡ
Ｓオンリリフレッシュ用行アドレスデータを同じカウン
タ　１６１（第６図参照）から得ているので、１フレ一
ム周期の４分の１の周期で確実にすべての行アドレスを
リフレッシュすることができる。これに対し、従来は、
両性アドレスデータを別々のカウンタ　１６３．３１か
ら得ているので、両者の相互関係は一定ではない。した
がって、従来は、リフレッシュの信頼性を高めるために
、安全性の意味で、各水平走査期間にＲＡＳオンリリフ
レッシュを第９図に示すように、４回行われなければな
らなかった。別言すれば、この実流例では、従来に比べ
、各水平走査期間当りのＲＡＳオンリリフレッシュの回
数を１回減らすことができる。なお、第９図において、
ＲＣＰは従来のリフレッシュタイミングを規定するタイ
ミングパルスである。

第１０図はこの発明の他の実施例の構成を示す回路図で
ある。なお、第１０図において、先の第６図と同一部に
は同一符号を付する。

この実施例は、画像メモリ４１がデュアルポートメモリ
である場合のリフレッシュ構成を提示するものである。

つまり、画像メモリ４１がデータ書込み用Ｉ１０ポート
とデータ読出し用のシリアルボートをもつ場合のリフレ
ッシュ構成を提示するものである。

デュアルポートメモリと従来のメモリとの大きな違いは
、前者が１行分のデータレジスタを有するシリアルボー
トをもち、これに表示クロックをＣＫを与えることによ
り、１行分の描画−データを１ドツト単位でシリアルに
出力できる機能をもっている点である。

この機能を使うと、水平ブランキング期間の所定の期間
に、メモリ４１のメモリセルアレイから１行分の描画デ
ータをデータレジスタに転送し、これを水平表示期間に
１ドツトずつ読み出せばよいことになるから、上述した
サイクルスチル方式に比べ、データー込み期間を１フレ
ーム期間当り２倍にすることができる。

上記データ伝送タイミングの一例を第１１図に示す。こ
の第１１図は、水平表示期間ＴＡに先立って、ＲＯＭ１
５３からパルスＲＥＡＤを発生する。

そして、パルスＲＥＡＤの期間、第２のパルス発生回路
１２２によってスリーステートバッフ？２０４を開成し
、表示用行アドレスデータを画像メモリ４１に与え、表
示行アドレスをアクセスする。これと同時に、第１のパ
ルス発生回路１２１からデータ転送信号ＤＴ１０Ｅを画
像メモリ４１に与え、表示行アドレスの描画データをデ
ータレジスタに転送するようにしたものである。

このような構成によれば、画像表示のデータ読出しのた
めに、メモリセルアレイをアクセスする期間は、図の例
では実質的にはクロックＣＰの４個分の期間で済み、そ
れ以外の期間はデータ書込みやＲＡＳオンリリフレッシ
ュに使うことができる。

以上の点を考慮して第１０図の装置では、第１２図に示
すように、ＲＡＳオンリリフレッシュのタイミングを水
平表示期間ＴＡにも一部設定するようにしている。ここ
で、ＲＡＳオンリリフレッシュのタイミングを分散させ
たのは、これを集中させることによる弊害を取り除くた
めである。すなわち、リフレッシュタイミングを集中さ
せると、この時期、マイクロプロセッサは長い間データ
書込みを中断しなければならない。しかし、このように
、仮に部分的であっても長い間データ書込みを中断する
ことは、例えば、画像表示との関係で決まる描画データ
の書込みタイミングに大きな制約を与えることになり、
データ書込みタイミングの設定を非常に難しいものにし
てしまう。そこで、この実施例では、各リフレッシュタ
イミングを分散させ、データ書込みが連続的に中断され
る期間をできるだけ短くし、データ書込みタイミングを
容易に設定できるようにしたものである。

なお、この発明のように、ＲＡＳオンリリフレッシュ用
の行アドレスデータを表示行アドレスデータを使って作
る構成では、リフレッシュタイミングの分散は容易に設
定することができる。しかし、従来のように、ＲＡＳオ
ンリリフレッシュ専用のカウンタやスリーステートバッ
ファを用いる構成では、分散のための制御がかなり難し
くなるという問題を有する。

このようにこの実施例は、デュアルポートメモリを使っ
た画像メモリ４１のリフレッシュにおいて、ＲＡＳオン
リリフレッシュのタイミングを分散させることにより、
マイクロプロセッサによるデータ書込みタイミングの設
定の容易化を図ったところに特徴を有するが、回路規模
の点に関しては、先の実施例と同様の効果を得ることが
できることは勿論である。

以上の説明では、表示用行アドレスデータの上位２ビツ
トの値を変更してＲＡＳオンリリフレッシュ用の行アド
レスデータを得る場合を説明したが、一般には、上位ｎ
ビット（ｎは正の整数）の値を変換してＲＡＳオンリリ
フレッシュ用のデータを作ることができる。この場合、
ｎ＝１であれば、１フレ一ム周期の２　（＝２１　）分
の１の周期で、ｎ−３であれば、１フレ一ム周期の８　
（−２３＞分の１の周期で、全ての行アドレスをリフレ
ッシュすることができる。したがって、使用するダイナ
ミックＲＡＭがリフレッシュ周期の短いものであっても
、変更ビット数を増やすことにより、容易に対処するこ
とができる。

また、以上説明した例以外にも、この発明は、種々様々
変形実施可能なことは勿論である。

［発明の効果］この発明によれば小さな回路規模でＲＡＳオンリリフレ
ッシュを行うことができる。

【図面の簡単な説明】

第１図はこの発明の〜実施例の構成を示す回路図、第２
図は第１図の画像メモリの表示構成を示す図、第３図、
第４図は第１図の動作を説明するためのタイミングチャ
ート、第５図は第１図の動作を説明するための図、第６
図は第１図の具体的構成の一例を示す回路図、第７図は
第６図の動作を説明するためのタイミングチャート、第
８図は従来のリフレッシュ構成を示す回路図、第９図は
第８図の動作を説明するためのタイミングチャート、第
１０図はこの発明の他の実施例の構成を示す回路図、第
１１図、第１２図は第１０図の動作を説明するためのタ
イミングチャートである。１１・・・画像メモリ、１２・・・タイミング発生回路
、１６・・・表示用行アドレス発生回路、２ｏ・・・ア
ドレスセレクタ、２１．２２・・・エクスクル−シブオ
フ回路。

Claims

【特許請求の範囲】

ダイナミックＲＡＭによって構成され、少なくとも行ア
ドレスのアクセスによつて画像表示のため描画データの
読出しがなされる画像メモリと、上記画像表示用の行ア
ドレスを指定するアドレスデータを発生する表示用行ア
ドレス発生手段と、各水平走査期間において、画像表示
のために上記画像メモリから描画データを読み出す期間
は、上記表示用行アドレス発生手段から出力される表示
用行アドレスデータを上記画像メモリに与え、上記デー
タ読出し期間以外の所定期間は、上記表示用行アドレス
データの上位にｎビット（ｎは正の整数）を順次変更し
た行アドレスデータをリフレッシュ用アドレスデータと
して上記画像メモリに与えるアドレス供給手段とを具備
した画像メモリ制御装置。