JPS62128557A - 半導体記憶装置とその書込み方法 - Google Patents
半導体記憶装置とその書込み方法Info
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- JPS62128557A JPS62128557A JP60268547A JP26854785A JPS62128557A JP S62128557 A JPS62128557 A JP S62128557A JP 60268547 A JP60268547 A JP 60268547A JP 26854785 A JP26854785 A JP 26854785A JP S62128557 A JPS62128557 A JP S62128557A
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- Japan
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- bic
- cell
- insulating film
- voltage
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/04—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using capacitive elements
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
絶縁膜を破壊することにより書込みを行う半導体記憶装
置において、セルが非選択状態にあるときは絶縁膜に直
列に別の容量が形成されて書込みが行われない。
置において、セルが非選択状態にあるときは絶縁膜に直
列に別の容量が形成されて書込みが行われない。
本発明は半導体記憶装置とその書込み方法に関するもの
で、さらに詳しく言えば、ＭＯＳ ＦＥＴと本出願人の
開発した旧Ｃセル（Ｂｒｅａｋｄｏｗｎ ｏｆ Ｉｎ５
ｕ−Ｉａｔｏｒ ｆｏｒ ＣｏｎｄｕｃＨｏｎ）とを組
み合せたもののマトリックス状配列からなるプログラム
可能な読出し専用メモＩＪ （ＰＩ？ＯＭ）において
、選択的な害込みを可能にし、さらに破壊電圧が大なる
ＢＩＣ絶縁＋１Ａに対しても書込みが行いうるような記
憶装置とその書込み方法に関するものである。
で、さらに詳しく言えば、ＭＯＳ ＦＥＴと本出願人の
開発した旧Ｃセル（Ｂｒｅａｋｄｏｗｎ ｏｆ Ｉｎ５
ｕ−Ｉａｔｏｒ ｆｏｒ ＣｏｎｄｕｃＨｏｎ）とを組
み合せたもののマトリックス状配列からなるプログラム
可能な読出し専用メモＩＪ （ＰＩ？ＯＭ）において
、選択的な害込みを可能にし、さらに破壊電圧が大なる
ＢＩＣ絶縁＋１Ａに対しても書込みが行いうるような記
憶装置とその書込み方法に関するものである。
本出願人は第６図の断面図に示されるＢＩＣセルを開発
したものであり、同図において、１１はＰ型シリコン基
板、１２はシリコン基板表面に形成されたＮ＋型拡散領
域、１３はシリコン基板１１上に設けられた例えば燐・
シリケート・ガラスの絶縁膜（ＰＳＧ ＩＩＡ） 、１
４はＰＳＧ膜１３に形成されたコンタクトホール上に形
成された絶縁膜、１５は例えばアルミニウム（ｉ）の電
極配線である。
したものであり、同図において、１１はＰ型シリコン基
板、１２はシリコン基板表面に形成されたＮ＋型拡散領
域、１３はシリコン基板１１上に設けられた例えば燐・
シリケート・ガラスの絶縁膜（ＰＳＧ ＩＩＡ） 、１
４はＰＳＧ膜１３に形成されたコンタクトホール上に形
成された絶縁膜、１５は例えばアルミニウム（ｉ）の電
極配線である。
ｉ配線１５に電圧を印加したときの第６図の素子の等価
回路は第７図に示され、絶縁膜１４が非破壊状態のとき
図示の回路は非導通である。絶縁膜１４の絶縁破壊があ
ると第６図の等価回路は第８図に示す如く絶縁膜の抵抗
Ｒをもった導通状態になる。（図中の選択セルに相当す
る）そこで、非導通を０．導通を１とすると、１を書き
込みたいときにはパルスを加えて絶縁膜１４を破壊し導
通状態にすればよい。このようなセルをＸＹ方向にマト
リックス状に配置すると、書き込んだセルはｌ、書き込
まないセルはＯとなるので、前記したマトリックス状の
セルはプログラム可能な読出し専用メモリ （ＦＲＯＭ
）となり、ＦＲＯＭを読み取るときは絶縁膜に電圧を印
加すると、電流が流れるセルは１、電流が流れないセル
は０であるので、検出回路にかけ電位を増幅して読み取
ることができる。
回路は第７図に示され、絶縁膜１４が非破壊状態のとき
図示の回路は非導通である。絶縁膜１４の絶縁破壊があ
ると第６図の等価回路は第８図に示す如く絶縁膜の抵抗
Ｒをもった導通状態になる。（図中の選択セルに相当す
る）そこで、非導通を０．導通を１とすると、１を書き
込みたいときにはパルスを加えて絶縁膜１４を破壊し導
通状態にすればよい。このようなセルをＸＹ方向にマト
リックス状に配置すると、書き込んだセルはｌ、書き込
まないセルはＯとなるので、前記したマトリックス状の
セルはプログラム可能な読出し専用メモリ （ＦＲＯＭ
）となり、ＦＲＯＭを読み取るときは絶縁膜に電圧を印
加すると、電流が流れるセルは１、電流が流れないセル
は０であるので、検出回路にかけ電位を増幅して読み取
ることができる。
または、冗長回路において、Ａの回路に欠陥がありそれ
をＢの回路に切り換えたいとき、第３図の素子を用いそ
の絶縁膜を破壊し導通状態にしてＡ回路から８回路への
切換えを行うことができるので、第３図の素子は単独で
切換え素子（スイッチングデバイス）として働く。
をＢの回路に切り換えたいとき、第３図の素子を用いそ
の絶縁膜を破壊し導通状態にしてＡ回路から８回路への
切換えを行うことができるので、第３図の素子は単独で
切換え素子（スイッチングデバイス）として働く。
前記した絶縁膜の電気的破壊を利用して書込みを行うＢ
ＩＣセルから構成されるセルアレイ （配列）に書込み
を行うには、選択したセルのみに書込みを行う必要があ
る。従来は、セルの電極に加わる電圧をＯＮ、 ＯＦＦ
Ｌ、Ｗ込みを行っていた。すなわち、選択されたセル
のみに破壊電圧以上の電圧を加え、非選択セルには電圧
を印加しないようにしていた。
ＩＣセルから構成されるセルアレイ （配列）に書込み
を行うには、選択したセルのみに書込みを行う必要があ
る。従来は、セルの電極に加わる電圧をＯＮ、 ＯＦＦ
Ｌ、Ｗ込みを行っていた。すなわち、選択されたセル
のみに破壊電圧以上の電圧を加え、非選択セルには電圧
を印加しないようにしていた。
従来の書込みを第７図を参照して説明すると、前記した
セルアレイにおいて、ＭＯＳ ＦＥＴ Ｑｌ、 ０２．
。
セルアレイにおいて、ＭＯＳ ＦＥＴ Ｑｌ、 ０２．
。
１１０．をＢＩＣ−ｔ＝ルＢＩｃ１． ＢＩＣ２，、、
、、ニ直列に接続する。このときＢＩＣセルは絶縁膜で
構成されているものであるから、等価回路にはＣとして
表すことができる。この組合せにおいては、ＭＯＳ Ｆ
ＥＴの一方をＢＩＣセルの電極にまた他方はビットライ
ン（Ｂｌｔ Ｌｉｎｅ）に、さらにＭＯＳ ＰＥＴのゲ
ートはワードライン（Ｗｏｒｄ Ｌｉｎｅ ）につなぐ
。ここで１つのワードラインと１つのビットライン（第
７図にＷ。
、、ニ直列に接続する。このときＢＩＣセルは絶縁膜で
構成されているものであるから、等価回路にはＣとして
表すことができる。この組合せにおいては、ＭＯＳ Ｆ
ＥＴの一方をＢＩＣセルの電極にまた他方はビットライ
ン（Ｂｌｔ Ｌｉｎｅ）に、さらにＭＯＳ ＰＥＴのゲ
ートはワードライン（Ｗｏｒｄ Ｌｉｎｅ ）につなぐ
。ここで１つのワードラインと１つのビットライン（第
７図にＷ。
ＬとＢ、Ｌを付して示す）を選択しワードラインにゲー
ト電圧を印加するとＭＯＳ ＦＥＴ Ｑ２はＯＮになる
。
ト電圧を印加するとＭＯＳ ＦＥＴ Ｑ２はＯＮになる
。
ここでビットラインにパルスで書込み電圧を印加すると
、ＢＩＣセルセルＣ２に書込み電圧が加わり、ＢＩＣセ
ルの絶縁膜を絶縁破壊し、ＢＩＣセルの絶縁状態が導通
状態になり、これで書込みがなされる。
、ＢＩＣセルセルＣ２に書込み電圧が加わり、ＢＩＣセ
ルの絶縁膜を絶縁破壊し、ＢＩＣセルの絶縁状態が導通
状態になり、これで書込みがなされる。
同じビットライン上にある選択されないＭＯＳ ＦＥＴ
０１とＢＩＣセルセルＣ１には書込みがなされてはいけ
ないから、これらにつながるワードラインには電圧を印
加しないで、ＭＯＳ ＦＥＴ ＱｌはＯＦＦ状態にある
。
０１とＢＩＣセルセルＣ１には書込みがなされてはいけ
ないから、これらにつながるワードラインには電圧を印
加しないで、ＭＯＳ ＦＥＴ ＱｌはＯＦＦ状態にある
。
すなわち、ピントラインに電圧が加えられてもＢＩＧセ
ル旧ＣＩには電圧が加わらない。この状態は第８図に示
される。
ル旧ＣＩには電圧が加わらない。この状態は第８図に示
される。
邦び第７図を参照すると、ＢＩＣセルの絶縁破壊電圧は
ＭＯＳ ＦＥＴを介在して加えられるので、ビットライ
ンにあまりに大なる電圧を加えることはできない。ＢＩ
Ｃセルの破壊電圧がＭＯＳ ＦＥＴが耐えうる電圧より
も大なる電圧であれば、ＢＩＣセルの絶縁破壊を発生さ
せようとするとＭＯＳ ＦＥＴが破壊される。
ＭＯＳ ＦＥＴを介在して加えられるので、ビットライ
ンにあまりに大なる電圧を加えることはできない。ＢＩ
Ｃセルの破壊電圧がＭＯＳ ＦＥＴが耐えうる電圧より
も大なる電圧であれば、ＢＩＣセルの絶縁破壊を発生さ
せようとするとＭＯＳ ＦＥＴが破壊される。
本発明はこのような点に鑑みて創作されたもので、ＢＩ
Ｃセルを用いたセルアレイに対し選択的な書込みが行な
えると同時に、破壊電圧が大なるＢＩＣ絶縁膜に対して
も書込みが行なえる方法を提供することを目的とする。
Ｃセルを用いたセルアレイに対し選択的な書込みが行な
えると同時に、破壊電圧が大なるＢＩＣ絶縁膜に対して
も書込みが行なえる方法を提供することを目的とする。
第１図は本発明実施例の断面図、第２図は本発明のＦＲ
ＯＭセルの等価回路図である。
ＯＭセルの等価回路図である。
本発明においては、８ＩＣセルが非選択の場合、ＢＩＧ
絶縁膜と直列にＢＩＣ絶縁膜容量よりも十分小さな別の
容量を形成する。
絶縁膜と直列にＢＩＣ絶縁膜容量よりも十分小さな別の
容量を形成する。
上記した方法は第３図に示され、この方式によりＢＩＣ
セルの電極に破壊電圧以上の電圧が加わっても、この電
圧はＢＩＣ絶縁膜と外部容量との間で分割される。従っ
て、実効的にＢＩＣ絶縁膜に加わる電圧は破壊電圧以下
となり破壊は発生しない。
セルの電極に破壊電圧以上の電圧が加わっても、この電
圧はＢＩＣ絶縁膜と外部容量との間で分割される。従っ
て、実効的にＢＩＣ絶縁膜に加わる電圧は破壊電圧以下
となり破壊は発生しない。
一方、ＢＩＣセルが選択された場合には、破壊電圧がそ
のままＢＩＣ絶縁膜に印加され破壊が生じる。
のままＢＩＣ絶縁膜に印加され破壊が生じる。
このように本発明においては、ＢＩＣセル電極に破壊電
圧以上の電圧が印加されても、非選択のセルの絶縁膜は
破壊されず、選択セルの絶縁膜のみが破壊される。かく
して、この方式はＢＩＣ絶縁膜の破壊電圧が大きくても
選択書込みを可能にする。
圧以上の電圧が印加されても、非選択のセルの絶縁膜は
破壊されず、選択セルの絶縁膜のみが破壊される。かく
して、この方式はＢＩＣ絶縁膜の破壊電圧が大きくても
選択書込みを可能にする。
（実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
本発明の方法においては、ＢＩＣセルの接続方法を従来
例と異なったものとする。第１図と第２図を参照すると
、ＢＩＣセルをＭＯＳ ＦＥＴのドレインのコンタクト
部に付加する。なお、第１図において、１６はソース、
１７はポリシリコンゲート （ワードラインにつながる
）、１８はＡ２電極、Ｉ９はフィールド酸化膜でＢ電極
１８はアースされるものであり、電極配線１５はビット
ラインにつながる。
例と異なったものとする。第１図と第２図を参照すると
、ＢＩＣセルをＭＯＳ ＦＥＴのドレインのコンタクト
部に付加する。なお、第１図において、１６はソース、
１７はポリシリコンゲート （ワードラインにつながる
）、１８はＡ２電極、Ｉ９はフィールド酸化膜でＢ電極
１８はアースされるものであり、電極配線１５はビット
ラインにつながる。
書込みにおいては、第２図にＷ、 Ｌで示すワードラ
インを選択し、ＭＯＳ ＦＥＴ Ｑ２をＯＮにする。そ
こに、Ｂ、Ｌで示すビットラインの電圧の印加すると導
通状態になり、ＢＩＣセルセルＣ２には直接に電圧が加
わるのでＢＩＣセルが破壊されて書込みがなされる。
インを選択し、ＭＯＳ ＦＥＴ Ｑ２をＯＮにする。そ
こに、Ｂ、Ｌで示すビットラインの電圧の印加すると導
通状態になり、ＢＩＣセルセルＣ２には直接に電圧が加
わるのでＢＩＣセルが破壊されて書込みがなされる。
非選択ＢＩＣセルＢＩＣＩにおいては、ビ・ノドライン
に電圧が印加されても、ワードラインが選択されていな
いのでＭＯＳ ＰＥＴ ＱｌのゲートはＯ１’Ｆになっ
ているので、ソース、ドレイン間に電流は流れない。
に電圧が印加されても、ワードラインが選択されていな
いのでＭＯＳ ＰＥＴ ＱｌのゲートはＯ１’Ｆになっ
ているので、ソース、ドレイン間に電流は流れない。
ドレインにはビットラインの電圧が印加され、逆バイア
スがかかった状態になり、ドレイン拡散領域に空乏層が
拡がり、空乏層は１つのキャパシタンスと考えてよいか
ら、ＢＩＣセルの絶縁膜の容量と空乏層の容量とが直列
につながった状態になる。
スがかかった状態になり、ドレイン拡散領域に空乏層が
拡がり、空乏層は１つのキャパシタンスと考えてよいか
ら、ＢＩＣセルの絶縁膜の容量と空乏層の容量とが直列
につながった状態になる。
第４図は、ＢＩＣ絶縁膜の容量Ｇｏと空乏層の容量Ｃ１
を示す図で、ＢＩＣ絶縁膜にはＶｏ、ドレイン領域には
■１の電圧が印加されている。このとき、 Ｖｏ ／Ｖ１＝Ｃ１／Ｃｏ ＝０．０ＩＸＳ１／Ｓｏ
、、（１）ただし、Ｓｌはドレイン空乏層面積、Ｓｏは
ＢＩＣ絶縁膜面積で、０．０１は絶縁膜の比誘電率その
他の特性定数から計算して得られた数値である。
を示す図で、ＢＩＣ絶縁膜にはＶｏ、ドレイン領域には
■１の電圧が印加されている。このとき、 Ｖｏ ／Ｖ１＝Ｃ１／Ｃｏ ＝０．０ＩＸＳ１／Ｓｏ
、、（１）ただし、Ｓｌはドレイン空乏層面積、Ｓｏは
ＢＩＣ絶縁膜面積で、０．０１は絶縁膜の比誘電率その
他の特性定数から計算して得られた数値である。
上記（１）式から理解されることは、ＳｌとＳｏとはほ
ぼ等しいのでＶｏはｖｌのほぼ１／ １００であり、Ｂ
ＩＣ絶縁膜にはほんの僅かしか電圧がかからない（はと
んどかからないと言ってもよい）ので、ＢＩＣ絶縁膜は
破壊しない。すなわち、選択されたＢＩＣセルのみ確実
に書込みがなされ、選択されないＢＩＣセルには確実に
書込みがなされないものである。
ぼ等しいのでＶｏはｖｌのほぼ１／ １００であり、Ｂ
ＩＣ絶縁膜にはほんの僅かしか電圧がかからない（はと
んどかからないと言ってもよい）ので、ＢＩＣ絶縁膜は
破壊しない。すなわち、選択されたＢＩＣセルのみ確実
に書込みがなされ、選択されないＢＩＣセルには確実に
書込みがなされないものである。
上記した構造のＦＲＯＭセルに書込みを行った後のセル
抵抗分布を実測した結果は第５図に示され、同図（ａ）
はプレプログラムされたセル、（ｂｌは選択されたセル
、ｔｃ＋は選択されないセルを示し、横軸は実際のセル
抵抗を１／Ｇｍ（Ω）でとり、縦軸は抵抗分布の％を示
す。同図（ｂ）は、選択された旧Ｃセル絶縁膜が破壊さ
れ、低抵抗になったことを、また（Ｃ）は選択されない
ＢＩＣセル絶縁膜は破壊されず同図（ａ）と同様に高抵
抗をもつことを示す。
抵抗分布を実測した結果は第５図に示され、同図（ａ）
はプレプログラムされたセル、（ｂｌは選択されたセル
、ｔｃ＋は選択されないセルを示し、横軸は実際のセル
抵抗を１／Ｇｍ（Ω）でとり、縦軸は抵抗分布の％を示
す。同図（ｂ）は、選択された旧Ｃセル絶縁膜が破壊さ
れ、低抵抗になったことを、また（Ｃ）は選択されない
ＢＩＣセル絶縁膜は破壊されず同図（ａ）と同様に高抵
抗をもつことを示す。
以上述べてきたように本発明によれば、ＢＩＣセルを用
いたセルアレイにおいて選択的な書込みが行なえると同
時に、破壊電圧が大なるＢＩＣ絶縁ｉｐに対しても書込
みが行われ、選択された旧Ｃセルには確実に書込みがな
される一方で、選択されないセルには書込みがなされな
いことが保障される効果がある。
いたセルアレイにおいて選択的な書込みが行なえると同
時に、破壊電圧が大なるＢＩＣ絶縁ｉｐに対しても書込
みが行われ、選択された旧Ｃセルには確実に書込みがな
される一方で、選択されないセルには書込みがなされな
いことが保障される効果がある。
第１図は本発明実施例の断面図、
第２図は本発明のＰＩ？ＯＭセルの回路図、第３図は本
発明による書込み方法を示す図、第４図はＢＩＣ絶縁膜
と空乏層の容量を示す図、第５図（ｉｌｌ 、 （ｂｌ
、 （Ｃ）はＰＲＯＭセ／Ｉ／の抵抗分布を示す線図
、 第６図は旧Ｃセル断面図、 第７図は従来例回路図、 第８図は従来例の書込み方法を示す図である。 第１図と第７図において、 １１はＰ型シリコン基板、 １２はＮ＋型領領域ドレイン）、 １３はＰＳＧ膜、 １４はＢＩＣ絶縁膜、 １５は電極配線、 １６はソース、 １７はポリシリコンゲート、 １８はへｌ＠極配線、 １９はフィールド酸化膜である。 木捲Ｆ＠のＰＲＯＭヒル回路図 第２図 本発明１；よ３省込みろ耘＾図 第３図 Ｅ３ＩＣ会ｔｔ１に順上安乏Ａ ／ｌ ５？４乞〒Ｔ図
第４図 ＢＩＣｔ−ＩＬ１ｍｉ６ｍ 第６図 連条イダツ回＄１２＼ 第７図 ４芝采イクｊｆＩ書Ｑ、み５選の図 第８図
発明による書込み方法を示す図、第４図はＢＩＣ絶縁膜
と空乏層の容量を示す図、第５図（ｉｌｌ 、 （ｂｌ
、 （Ｃ）はＰＲＯＭセ／Ｉ／の抵抗分布を示す線図
、 第６図は旧Ｃセル断面図、 第７図は従来例回路図、 第８図は従来例の書込み方法を示す図である。 第１図と第７図において、 １１はＰ型シリコン基板、 １２はＮ＋型領領域ドレイン）、 １３はＰＳＧ膜、 １４はＢＩＣ絶縁膜、 １５は電極配線、 １６はソース、 １７はポリシリコンゲート、 １８はへｌ＠極配線、 １９はフィールド酸化膜である。 木捲Ｆ＠のＰＲＯＭヒル回路図 第２図 本発明１；よ３省込みろ耘＾図 第３図 Ｅ３ＩＣ会ｔｔ１に順上安乏Ａ ／ｌ ５？４乞〒Ｔ図
第４図 ＢＩＣｔ−ＩＬ１ｍｉ６ｍ 第６図 連条イダツ回＄１２＼ 第７図 ４芝采イクｊｆＩ書Ｑ、み５選の図 第８図
Claims (2)
- （１）絶縁膜の絶縁破壊により電気的導通をとるセルと
ＭＯＳＦＥＴとの組合せにかかるプログラム可能な読出
し専用メモリアレイにおいて、 前記セルはＭＯＳＦＥＴのドレイン（１２）のビットラ
インにつながる電極配線（１５）とコンタクトし、ＭＯ
ＳＦＥＴのゲート（１７）はワードラインに接続されそ
のソース（１６）は接地されてなり、ワードラインとビ
ットラインの選択により書込みをなす構成としたことを
特徴とする半導体記憶装置。 - （２）絶縁膜の絶縁破壊により電気的導通をとるセルの
絶縁膜（１４）と直列に、当該絶縁膜（１４）の容量（
Ｃ＿０）より小なる別のドレイン空乏層容量（Ｃ＿１）
を、ドレイン領域（１２）に逆バイアスを印加して形成
することを特徴とする半導体装置の書込み方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268547A JPS62128557A (ja) | 1985-11-29 | 1985-11-29 | 半導体記憶装置とその書込み方法 |
| KR1019860007336A KR900006155B1 (ko) | 1985-09-04 | 1986-09-02 | 프로그래머블 반도체 리드 온리 메모리 장치 |
| US06/902,675 US4782466A (en) | 1985-09-04 | 1986-09-02 | Programmable semiconductor read only memory device |
| EP86112185A EP0213638B1 (en) | 1985-09-04 | 1986-09-03 | Programmable semiconductor read only memory device |
| DE8686112185T DE3680050D1 (de) | 1985-09-04 | 1986-09-03 | Programmierbare halbleiterfestwertspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268547A JPS62128557A (ja) | 1985-11-29 | 1985-11-29 | 半導体記憶装置とその書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128557A true JPS62128557A (ja) | 1987-06-10 |
Family
ID=17460045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268547A Pending JPS62128557A (ja) | 1985-09-04 | 1985-11-29 | 半導体記憶装置とその書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153566A (ja) * | 1988-04-04 | 1990-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06120440A (ja) * | 1992-09-09 | 1994-04-28 | Micron Technol Inc | それぞれアンチ・ヒューズ素子を通じて基準電圧線に接続されたメモリー・セルｉｇｆｅｔを有するワン・タイム電圧プログラマブル・リード・オンリー・メモリー・アレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691466A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Selective writing possible semiconductor element |
-
1985
- 1985-11-29 JP JP60268547A patent/JPS62128557A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691466A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Selective writing possible semiconductor element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153566A (ja) * | 1988-04-04 | 1990-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06120440A (ja) * | 1992-09-09 | 1994-04-28 | Micron Technol Inc | それぞれアンチ・ヒューズ素子を通じて基準電圧線に接続されたメモリー・セルｉｇｆｅｔを有するワン・タイム電圧プログラマブル・リード・オンリー・メモリー・アレイ |
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