JPS62130A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPS62130A JPS62130A JP61102973A JP10297386A JPS62130A JP S62130 A JPS62130 A JP S62130A JP 61102973 A JP61102973 A JP 61102973A JP 10297386 A JP10297386 A JP 10297386A JP S62130 A JPS62130 A JP S62130A
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- 230000008878 coupling Effects 0.000 claims 2
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- 238000010586 diagram Methods 0.000 description 2
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- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
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- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の前景］
［発明の分野］
この発明は一般にＥＣＬ回路に関するものであって、特
に、他のＥＣＬ回路の他の選択されなかったＥＣＬ出力
トランジスタと並列にデータバスに結合された選択され
なかったＥＣＬ出力トラジスタの「ターンオフ」バイア
スを強調するための、補助バイアス回路を含むＥＣＬ回
路に関するものである。 ［先行技術の説明］ バスの特性のインピーダンスに対応し、負荷で終端とな
るデータバスに並列に結合された複数個のＮ出力トラン
ジスタを含む従来のＥＣＬ回路では、残余のまたは選択
した出力トランジスタを用いてバスにデータを書込むと
き、出力トランジスタのＮ−１を選択的に選択しなかっ
たりまたは「ターンオフ」することが慣例であった。も
ちろん、残余のまたは選択されなかった出力トランジス
タはバスに書込まれるデータの作用でオンおよびオフに
される。 上で説明されたように、ＮＰＮ出力トラジスタを含む典
型的なＥＣＬ回路では、その出力トランジスタをオフに
することは０ボルトから−０，８ボルトまでトランジス
タのベースを駆動することを含む。ベースの−０，８ボ
ルトおよびトラジスタにかかる−０．８ボルトのｖｂａ
降下で、エミッタ電位、すなわち負荷に与えられた電位
は−０゜８ボルトから−１，６ボルトまで切換えられる
。 負荷の他方の端部は通常たとえば−２，０ボルトの固定
直流電圧である。 通常は、ＥＣＬ出力トランジスタのエミッタの−１，６
ボルト電位と、［−１，６−（−２）］で結果的に負荷
にかかる＋０．４ボルトの降下はバスのノイズに対する
十分なレベルの免疫性を提供すると同様に、それによっ
て駆動される以下のＥＣＬトランジスタをオフにするの
に十分である。 しかしながら、複数個のＥＣＬ出力トランジスタが同じ
バスに並列に結合されるとき、それらのすべてが「ター
ンオフ」されると、それらの各々は十分な電流をなおも
導通して、負荷にかかる電位降下を大いに上昇させ、そ
れによってバスのノイズに対する免疫性を不十分なレベ
ルにまで減じることが発見された。たとえば、４個のＥ
ＣＬ出力トランジスタがデータバスに並列に結合される
と、たとえば１５０℃の高温でバスの電位降下は−１゜
６ボルト′から−１，５５ボルトまで５０ミリボルトも
上昇され、こうしてバスのノイズの免疫性を５０ミリボ
ルトも減少させる。 ［発明の要約］ 前述のことに鑑みて、この発明の主たる目的は選択され
ない信号に応答して、他のＥＣＬ出力トランジスタに並
列にデータバスに結合される出力トランジスタのベース
に与えられたターンオフバイアスを強調するための新規
のＥＣＬ回路である。 上記の目的に従えば、この発明のＥＣＬ回路は上記で説
明されたように１５０℃でＥＣＬ出力トランジスタのベ
ースに与えられたターンオフバイアスの２５ミリボルト
の増加ごとに、そのエミッタ電流に対応する５０％の減
少があるという事実を「り用する。データバスに並列に
結合された複数個のＥＣＬ回路内の出力トランジスタの
エミッタ電流を実質的に減じることによって、データバ
スのノイズの免疫性は保たれる。 この発明の実施例において、選択されたＥＣＬ回路内の
出力トランジスタのターンオフバイアスに関連して、選
択されなかったＥＣＬ回路内のＥＣＬ出力トランジスタ
のターンオフバイアスは−０，８ボルトから−０，８８
ボルトまでの８０ミリボルト増加される。 データバスに並列に接続された各々の選択されなかった
ＥＣＬ回路の出力トラジスタのターンオフバイアスを増
加させることによって、選択されたＥＣＬ回路へのデー
タ入力が論理的にローであるとき起こるように、出力ト
ランジスタのすべてがターンオフされると、データバス
の電位は約−１，６ボルトで維持される。−１，６ボル
トの低電位は大部分の適用においてデータバスに十分な
ノイズ免疫性を提供するために十分であると考えられる
。 この発明の上記およびその他の目的、特徴および利点は
添付の図面の以下の詳細な説明からより明らかとなるで
あろう。
に、他のＥＣＬ回路の他の選択されなかったＥＣＬ出力
トランジスタと並列にデータバスに結合された選択され
なかったＥＣＬ出力トラジスタの「ターンオフ」バイア
スを強調するための、補助バイアス回路を含むＥＣＬ回
路に関するものである。 ［先行技術の説明］ バスの特性のインピーダンスに対応し、負荷で終端とな
るデータバスに並列に結合された複数個のＮ出力トラン
ジスタを含む従来のＥＣＬ回路では、残余のまたは選択
した出力トランジスタを用いてバスにデータを書込むと
き、出力トランジスタのＮ−１を選択的に選択しなかっ
たりまたは「ターンオフ」することが慣例であった。も
ちろん、残余のまたは選択されなかった出力トランジス
タはバスに書込まれるデータの作用でオンおよびオフに
される。 上で説明されたように、ＮＰＮ出力トラジスタを含む典
型的なＥＣＬ回路では、その出力トランジスタをオフに
することは０ボルトから−０，８ボルトまでトランジス
タのベースを駆動することを含む。ベースの−０，８ボ
ルトおよびトラジスタにかかる−０．８ボルトのｖｂａ
降下で、エミッタ電位、すなわち負荷に与えられた電位
は−０゜８ボルトから−１，６ボルトまで切換えられる
。 負荷の他方の端部は通常たとえば−２，０ボルトの固定
直流電圧である。 通常は、ＥＣＬ出力トランジスタのエミッタの−１，６
ボルト電位と、［−１，６−（−２）］で結果的に負荷
にかかる＋０．４ボルトの降下はバスのノイズに対する
十分なレベルの免疫性を提供すると同様に、それによっ
て駆動される以下のＥＣＬトランジスタをオフにするの
に十分である。 しかしながら、複数個のＥＣＬ出力トランジスタが同じ
バスに並列に結合されるとき、それらのすべてが「ター
ンオフ」されると、それらの各々は十分な電流をなおも
導通して、負荷にかかる電位降下を大いに上昇させ、そ
れによってバスのノイズに対する免疫性を不十分なレベ
ルにまで減じることが発見された。たとえば、４個のＥ
ＣＬ出力トランジスタがデータバスに並列に結合される
と、たとえば１５０℃の高温でバスの電位降下は−１゜
６ボルト′から−１，５５ボルトまで５０ミリボルトも
上昇され、こうしてバスのノイズの免疫性を５０ミリボ
ルトも減少させる。 ［発明の要約］ 前述のことに鑑みて、この発明の主たる目的は選択され
ない信号に応答して、他のＥＣＬ出力トランジスタに並
列にデータバスに結合される出力トランジスタのベース
に与えられたターンオフバイアスを強調するための新規
のＥＣＬ回路である。 上記の目的に従えば、この発明のＥＣＬ回路は上記で説
明されたように１５０℃でＥＣＬ出力トランジスタのベ
ースに与えられたターンオフバイアスの２５ミリボルト
の増加ごとに、そのエミッタ電流に対応する５０％の減
少があるという事実を「り用する。データバスに並列に
結合された複数個のＥＣＬ回路内の出力トランジスタの
エミッタ電流を実質的に減じることによって、データバ
スのノイズの免疫性は保たれる。 この発明の実施例において、選択されたＥＣＬ回路内の
出力トランジスタのターンオフバイアスに関連して、選
択されなかったＥＣＬ回路内のＥＣＬ出力トランジスタ
のターンオフバイアスは−０，８ボルトから−０，８８
ボルトまでの８０ミリボルト増加される。 データバスに並列に接続された各々の選択されなかった
ＥＣＬ回路の出力トラジスタのターンオフバイアスを増
加させることによって、選択されたＥＣＬ回路へのデー
タ入力が論理的にローであるとき起こるように、出力ト
ランジスタのすべてがターンオフされると、データバス
の電位は約−１，６ボルトで維持される。−１，６ボル
トの低電位は大部分の適用においてデータバスに十分な
ノイズ免疫性を提供するために十分であると考えられる
。 この発明の上記およびその他の目的、特徴および利点は
添付の図面の以下の詳細な説明からより明らかとなるで
あろう。
第１図を参照すると、この発明に従ってデータバス５に
並列に結合された出力トランジスタを含む複数個のＥＣ
Ｌ回路１．２．３、および４が提供される。典型的な実
施例では、データバス５はたとえば５０または１００オ
ームのその特性インピーダンスＲＬで終端となる。 ＥＣＬ回路１ないし４の各々は第１のバイアス電位ｖＣ
８を受取るための入力と、出力可能制御信号ＯＥを受取
るための入力と、データを受取るための入力とを含む複
数個の入力が設けられている。２つの入力が出力可能制
御信号の補数の形およびデータ入力をうけとるために設
けられている。 ＥＣＬ回路１ないし４の各々は個々に選択されるので、
それらの各々への出力可能制御信号人力ＯＥはそれぞれ
ＯＥＩ、ＯＨ２、ＯＨ２、およびＯＨ２で別々に識別さ
れる。便宜上、データ入力もまたＤＡＴＡｌ、ＤＡＴＡ
２、ＤＡＴＡ３、およびＤＡＴＡ４で別々に識別される
。 この発明が補数のデータおよびＯＥ大入力用いた実施例
に関して上記で説明される一方、この発明の装置はＤＡ
ＴＡおよびＯＥ大入力両方のためにシングルエンディラ
ドモード内でも働くことに気付くはすである。これはＤ
ＡＴＡ入力がＶＢ８１基準直流電圧によって取替えられ
たり、ＯＥ大入力ＶＢＢ２直流基準電圧によって取替え
可能であることを意味し、この場合ＶＢＢＩおよびＶＢ
Ｂ２（またはどちらか）は入力として与えられる必要が
ある。 第２図を参照すると、ＥＣＬ回路１はここで詳細に説明
されるが、ＥＣＬ回路１ないし４のすべては同一である
ことがわかる。 回路１では、複数個のＮＰＮ トランジスタＱ１ないし
Ｑ９と複数個の抵抗器Ｒ１ないしＲ３を含む、従来のＥ
ＣＬデータ処理回路１０およびＥＣＬ出力トランジスタ
補助バイアス回路１１が提供される。トランジスタＱｌ
のコレクタはライン２によって、たとえば接地の基準電
位に結合される。 トランジスタＱ２のコレクタは３０９オームの抵抗器Ｒ
１によってライン２に結合される。トランジスタＱ１お
よびＱ２のベースはそれぞれ１対のライン３および４の
データおよび補数のデータ信号、ＤＡＴＡおよびＤＡＴ
Ａ、またはＤＡＴＡおよび直流基準ＶＢＢＩを受取るた
めに設けられる。 トランジスタＱ１およびＱ２のエミッタはライン５によ
ってトランジスタＱ３のコレクタに並列に結合される。 トランジスタＱ３のベースはライン６上の出力可能信号
ＯＥを受取るために設けられる。トランジスタＱ４のコ
レクタは１対のライン７および８によってトランジスタ
Ｑ２のコレクタに結合される。トランジスタＱ４のベー
スはライン９の補数の出力可能信号ＯＥ、または直流基
準電圧ＶＢＢ２を受取るために設けられる。トランジス
タＱ３およびＱ４のエミッタはライン１３によってトラ
ンジスタＱ５のコレクタに並列に結合される。トランジ
スタＱ５のベースはライン１４上のバイアス信号ｖＣ８
を受取るために設けられる。トランシタＱ５のエミッタ
は１８２オーム抵抗器Ｒ２によって一５ボルト電力源に
結合される。 トランジスタＱ６はＥＣＬ出力トランジスタと呼ばれ、
ライン２によって基準電位すなわち接地に結合されるコ
レクタと、ライン７によってトランジスタＱ２のコレク
タに結合されるベースが設けらている。トランジスタＱ
６のエミッタはデータバス２０に結合される。データバ
ス２０は負荷抵抗器ＲＬを通って一２ボルト電源に結合
され、通常５０または１００オームのバスの特性インピ
ーダンスによって規定される。 これまでに述べたように、ＥＣＬ回路１は従来のＥＣＬ
回路である。 出力トランジスタ補助バイアス回路１１を参照すると、
トランジスタＱ７のコレクタはライン３０によってトラ
ンジスタＱ６のベースに、そしてライン７によって抵抗
器Ｒ１に結合される。トランジスタＱ７のベースはライ
ン９によって補数の出力可能信号ＯＥ、または直流基準
電圧ＶＢＢ２を受取るために設けらていれる。トランジ
スタＱ８のコレクタはライン３１によって接地の基準電
位すなわよち接地に結合される。トランジスタＱ８のベ
ースはライン６に結合されたライン３２によって出力可
能信号ＯＥを受取るために設けられている。トランジス
タＱ７およびＱＢのエミッタはライン３３によって共通
してトランジスタＱ９のコレクタに結合される。トラン
ジスタＱ９のベースはライン１４によってバイアス電位
ｖＣ８に結合される。トランジスタＱ９のエミッタは１
１６４オームの抵抗器Ｒ３によって一５ボルト電源に結
合される。 動作において、ＥＣＬ回路１がバス２０へのデータを読
出すことを可能にするために、高レベル出力可能信号Ｏ
ＥＩはトランジスタＱ３のベースに与えられ、そして低
レベルの補数の出力可能信号ＯＥＩ、または直流基準電
圧ＶＢＢ２はＱＢを導通させてトランジスタＱ４のベー
スに与えられる。トランジスタＱ３を導通させると、電
流はトランジスタＱ１またはＱ２のいずれかと、抵抗器
Ｒ１と、トランジスタＱ３と、トランジスタＱ５と、抵
抗器Ｒ２を通って流れる。 データ入力ライン３のレベルが高い場合は、電流はトラ
ンジスタＱ１を通って流れる。電流がトランジスタＱ１
を介して流れると、トランジスタＱ６のベースの接続点
Ｂで電位は接地または零電位である。 補数のデータがトランジスタＱ１およびＱ２に与えられ
るとき、トランジスタＱ１のベースはローになりそして
トランジスタＱ２のベースはハイになるか、またはもし
Ｑ２のベースが直流基準電圧ＶＢＢＩに接続されるなら
ば、Ｑ２のベースよりＱｌのベースは低くなる。トラン
ジスタＱ２のベースがハイの場合は、電流は抵抗器Ｒ１
と、トランジスタＱ２と、トランジスタＱ３と、トラン
ジスタＱ５と、抵抗器Ｒ２を介して流れる電流はその結
果、抵抗器Ｒ１にかかる電圧降下をもたらし、接続点Ｂ
での電位を０ボルトから−０，８ボルトまで減少させて
、トランジスタＱ６の導通を減じることを引起し、ＱＢ
は負荷抵抗器ＲＬにより少ない電流を供給するのでライ
ン２０の電位が一〇、８ボルトから−１，６ボルトに切
換わることを引きおこす。 トランジスタＱ６はトランジスタＱ１およびＱ２に与え
られるデータ信号に応答してオンおよびオフにされるの
で、対応するデータ信号はバス２０に発生される。 ＥＣＬ回路１を選択しないために、補数の出力可能信号
ＯＥ、または直流基準電圧ＶＢＢ２によってトランジス
タＱ３のベースはローに駆動され、トランジスタＱ４の
ベースはハイに駆動される。 トランジスタＱ４を導通させると、電流は抵抗器Ｒ１と
、トランジスタＱ４と、トランジスタＱ５と、抵抗器Ｒ
２とを介してトランジスタＱ１およびＱ２から分流され
る。電流の流れの大きさはＱ５のエミッタとＲ２で結果
として生じる電圧ｖＳの割合に対応する。代わって、Ｒ
１にかかる電圧降下の大きさはｖＳと抵抗器Ｒ１および
Ｒ２の割合を掛けた値に対応する。再び、トランジスタ
Ｑ６のベースの接続点Ｂでの電位は０ボルトからターン
オフバイアス電位−〇、８ボルトの第１のレベルまで駆
動きれ、トランジスタＱ６の導通を減じる。しかしなが
ら、トランジスタＱ４を導通させると、ＥＣＬ回路１は
トランジスタＱ１およびＱ２のベース上のデータ入力に
応答しない。 これまでに説明されたＥＣＬ回路１の動作は従来通りで
ある。しかしながら、ＥＣＬ回路１の出力トラジスタＱ
６のような、ＥＣＬ回路の腹数他のＥＣＬ出力トランジ
スタがデータバス２０に並列に結合されるとき、各出力
トランジスタＱ６には十分なエミッタ電流が、そして負
荷にかかる十分な結果として生じる電圧降下があり、デ
ータバス２０上の低レベルの電位ＶＯＬを好ましい−１
゜６ボルトから大いに増加させることをひきおこす。 たとえば、１５０℃のような高温の条件の下ではデータ
バス２０の電位ＶＯＬは５０ミリボルト上昇可能であり
、結果としてデータバスのノイズの免疫性に不所望な減
少をもたらす。 データバス２０のノイズの免疫性の減少を防いだり、ま
たは少な（とも最少にするために、ＥＣＬ回路１または
ＥＣＬ回路１ないし４のいずれかが、補数の出力可能信
号ＯＥによって、または直流基準電圧ＶＢＢ２に関して
ＯＥを低下させることによって選択されないとき、補助
のバイアス回路１１は出力トランジスタＱ６のベース上
のターンオフバイアスを強調、すなわち増加させる。 こうして、補数の出力可能信号ＯＥはＥＣＬ回路１のよ
うなＥＣＬ回路のトランジスタＱ７のベースに与えられ
たり、またはＯＥが直流基準電圧ＶＢＢ２に関して低下
されるとき、抵抗器Ｒ１と、トランジスタＱ４と、トラ
ンジスタＱ５と、抵抗器Ｒ２を介して流れる電流に加え
て、抵抗器Ｒ１と、トランジスタＱ７と、トランジスタ
Ｑ９と抵抗器Ｒ３を通る付加の電流の流れがある。付加
の電流の流れの大きさはＱ９のエミッタとＲ３での電圧
ＶＳの割合に対応する。抵抗器Ｒ１を通る増加・した電
流の流れは結果として抵抗器Ｒ１にかかる電位の付加の
８０ミリボルトの降下をもたらす。 代わって、Ｒ１にかかる付加の電圧降下の大きさはｖＳ
と抵抗器Ｒ１およびＲ３の割合とを掛けた１１／ｊ ｌ
こ対応する。１５０℃でターンオフバイアスが２５ミリ
ボルト増加するごとに、エミッタ電流に５０％の減少が
あるので、トランジスタＱ６のターンオフバイアスの８
０ミリボルトの増加はデータバス２０に並列に結合され
た各選択されないＥＣＬ回路の出力トランジスタＱ６の
エミッタ電流を大いに減じる。選択されなかったＥＣＬ
回路の各出力トランジスタのエミッタ電流を示された量
減じることによって、データバスの低電圧レベルＶＯＬ
は−１，６ボルトに近接したままであり、それによって
データバス２０の所望のノイズの免疫性を保有する。 この発明の好ましい実施例が上記で説明される一方、こ
の発明の精神と範囲から逸脱することなく種々の修正が
それになされることが企図される。 したがって、説明された実施例はこの発明を例示するの
みと考えられ、この発明の範囲は特許請求の範囲を参照
することによって決定されることが意図される。
並列に結合された出力トランジスタを含む複数個のＥＣ
Ｌ回路１．２．３、および４が提供される。典型的な実
施例では、データバス５はたとえば５０または１００オ
ームのその特性インピーダンスＲＬで終端となる。 ＥＣＬ回路１ないし４の各々は第１のバイアス電位ｖＣ
８を受取るための入力と、出力可能制御信号ＯＥを受取
るための入力と、データを受取るための入力とを含む複
数個の入力が設けられている。２つの入力が出力可能制
御信号の補数の形およびデータ入力をうけとるために設
けられている。 ＥＣＬ回路１ないし４の各々は個々に選択されるので、
それらの各々への出力可能制御信号人力ＯＥはそれぞれ
ＯＥＩ、ＯＨ２、ＯＨ２、およびＯＨ２で別々に識別さ
れる。便宜上、データ入力もまたＤＡＴＡｌ、ＤＡＴＡ
２、ＤＡＴＡ３、およびＤＡＴＡ４で別々に識別される
。 この発明が補数のデータおよびＯＥ大入力用いた実施例
に関して上記で説明される一方、この発明の装置はＤＡ
ＴＡおよびＯＥ大入力両方のためにシングルエンディラ
ドモード内でも働くことに気付くはすである。これはＤ
ＡＴＡ入力がＶＢ８１基準直流電圧によって取替えられ
たり、ＯＥ大入力ＶＢＢ２直流基準電圧によって取替え
可能であることを意味し、この場合ＶＢＢＩおよびＶＢ
Ｂ２（またはどちらか）は入力として与えられる必要が
ある。 第２図を参照すると、ＥＣＬ回路１はここで詳細に説明
されるが、ＥＣＬ回路１ないし４のすべては同一である
ことがわかる。 回路１では、複数個のＮＰＮ トランジスタＱ１ないし
Ｑ９と複数個の抵抗器Ｒ１ないしＲ３を含む、従来のＥ
ＣＬデータ処理回路１０およびＥＣＬ出力トランジスタ
補助バイアス回路１１が提供される。トランジスタＱｌ
のコレクタはライン２によって、たとえば接地の基準電
位に結合される。 トランジスタＱ２のコレクタは３０９オームの抵抗器Ｒ
１によってライン２に結合される。トランジスタＱ１お
よびＱ２のベースはそれぞれ１対のライン３および４の
データおよび補数のデータ信号、ＤＡＴＡおよびＤＡＴ
Ａ、またはＤＡＴＡおよび直流基準ＶＢＢＩを受取るた
めに設けられる。 トランジスタＱ１およびＱ２のエミッタはライン５によ
ってトランジスタＱ３のコレクタに並列に結合される。 トランジスタＱ３のベースはライン６上の出力可能信号
ＯＥを受取るために設けられる。トランジスタＱ４のコ
レクタは１対のライン７および８によってトランジスタ
Ｑ２のコレクタに結合される。トランジスタＱ４のベー
スはライン９の補数の出力可能信号ＯＥ、または直流基
準電圧ＶＢＢ２を受取るために設けられる。トランジス
タＱ３およびＱ４のエミッタはライン１３によってトラ
ンジスタＱ５のコレクタに並列に結合される。トランジ
スタＱ５のベースはライン１４上のバイアス信号ｖＣ８
を受取るために設けられる。トランシタＱ５のエミッタ
は１８２オーム抵抗器Ｒ２によって一５ボルト電力源に
結合される。 トランジスタＱ６はＥＣＬ出力トランジスタと呼ばれ、
ライン２によって基準電位すなわち接地に結合されるコ
レクタと、ライン７によってトランジスタＱ２のコレク
タに結合されるベースが設けらている。トランジスタＱ
６のエミッタはデータバス２０に結合される。データバ
ス２０は負荷抵抗器ＲＬを通って一２ボルト電源に結合
され、通常５０または１００オームのバスの特性インピ
ーダンスによって規定される。 これまでに述べたように、ＥＣＬ回路１は従来のＥＣＬ
回路である。 出力トランジスタ補助バイアス回路１１を参照すると、
トランジスタＱ７のコレクタはライン３０によってトラ
ンジスタＱ６のベースに、そしてライン７によって抵抗
器Ｒ１に結合される。トランジスタＱ７のベースはライ
ン９によって補数の出力可能信号ＯＥ、または直流基準
電圧ＶＢＢ２を受取るために設けらていれる。トランジ
スタＱ８のコレクタはライン３１によって接地の基準電
位すなわよち接地に結合される。トランジスタＱ８のベ
ースはライン６に結合されたライン３２によって出力可
能信号ＯＥを受取るために設けられている。トランジス
タＱ７およびＱＢのエミッタはライン３３によって共通
してトランジスタＱ９のコレクタに結合される。トラン
ジスタＱ９のベースはライン１４によってバイアス電位
ｖＣ８に結合される。トランジスタＱ９のエミッタは１
１６４オームの抵抗器Ｒ３によって一５ボルト電源に結
合される。 動作において、ＥＣＬ回路１がバス２０へのデータを読
出すことを可能にするために、高レベル出力可能信号Ｏ
ＥＩはトランジスタＱ３のベースに与えられ、そして低
レベルの補数の出力可能信号ＯＥＩ、または直流基準電
圧ＶＢＢ２はＱＢを導通させてトランジスタＱ４のベー
スに与えられる。トランジスタＱ３を導通させると、電
流はトランジスタＱ１またはＱ２のいずれかと、抵抗器
Ｒ１と、トランジスタＱ３と、トランジスタＱ５と、抵
抗器Ｒ２を通って流れる。 データ入力ライン３のレベルが高い場合は、電流はトラ
ンジスタＱ１を通って流れる。電流がトランジスタＱ１
を介して流れると、トランジスタＱ６のベースの接続点
Ｂで電位は接地または零電位である。 補数のデータがトランジスタＱ１およびＱ２に与えられ
るとき、トランジスタＱ１のベースはローになりそして
トランジスタＱ２のベースはハイになるか、またはもし
Ｑ２のベースが直流基準電圧ＶＢＢＩに接続されるなら
ば、Ｑ２のベースよりＱｌのベースは低くなる。トラン
ジスタＱ２のベースがハイの場合は、電流は抵抗器Ｒ１
と、トランジスタＱ２と、トランジスタＱ３と、トラン
ジスタＱ５と、抵抗器Ｒ２を介して流れる電流はその結
果、抵抗器Ｒ１にかかる電圧降下をもたらし、接続点Ｂ
での電位を０ボルトから−０，８ボルトまで減少させて
、トランジスタＱ６の導通を減じることを引起し、ＱＢ
は負荷抵抗器ＲＬにより少ない電流を供給するのでライ
ン２０の電位が一〇、８ボルトから−１，６ボルトに切
換わることを引きおこす。 トランジスタＱ６はトランジスタＱ１およびＱ２に与え
られるデータ信号に応答してオンおよびオフにされるの
で、対応するデータ信号はバス２０に発生される。 ＥＣＬ回路１を選択しないために、補数の出力可能信号
ＯＥ、または直流基準電圧ＶＢＢ２によってトランジス
タＱ３のベースはローに駆動され、トランジスタＱ４の
ベースはハイに駆動される。 トランジスタＱ４を導通させると、電流は抵抗器Ｒ１と
、トランジスタＱ４と、トランジスタＱ５と、抵抗器Ｒ
２とを介してトランジスタＱ１およびＱ２から分流され
る。電流の流れの大きさはＱ５のエミッタとＲ２で結果
として生じる電圧ｖＳの割合に対応する。代わって、Ｒ
１にかかる電圧降下の大きさはｖＳと抵抗器Ｒ１および
Ｒ２の割合を掛けた値に対応する。再び、トランジスタ
Ｑ６のベースの接続点Ｂでの電位は０ボルトからターン
オフバイアス電位−〇、８ボルトの第１のレベルまで駆
動きれ、トランジスタＱ６の導通を減じる。しかしなが
ら、トランジスタＱ４を導通させると、ＥＣＬ回路１は
トランジスタＱ１およびＱ２のベース上のデータ入力に
応答しない。 これまでに説明されたＥＣＬ回路１の動作は従来通りで
ある。しかしながら、ＥＣＬ回路１の出力トラジスタＱ
６のような、ＥＣＬ回路の腹数他のＥＣＬ出力トランジ
スタがデータバス２０に並列に結合されるとき、各出力
トランジスタＱ６には十分なエミッタ電流が、そして負
荷にかかる十分な結果として生じる電圧降下があり、デ
ータバス２０上の低レベルの電位ＶＯＬを好ましい−１
゜６ボルトから大いに増加させることをひきおこす。 たとえば、１５０℃のような高温の条件の下ではデータ
バス２０の電位ＶＯＬは５０ミリボルト上昇可能であり
、結果としてデータバスのノイズの免疫性に不所望な減
少をもたらす。 データバス２０のノイズの免疫性の減少を防いだり、ま
たは少な（とも最少にするために、ＥＣＬ回路１または
ＥＣＬ回路１ないし４のいずれかが、補数の出力可能信
号ＯＥによって、または直流基準電圧ＶＢＢ２に関して
ＯＥを低下させることによって選択されないとき、補助
のバイアス回路１１は出力トランジスタＱ６のベース上
のターンオフバイアスを強調、すなわち増加させる。 こうして、補数の出力可能信号ＯＥはＥＣＬ回路１のよ
うなＥＣＬ回路のトランジスタＱ７のベースに与えられ
たり、またはＯＥが直流基準電圧ＶＢＢ２に関して低下
されるとき、抵抗器Ｒ１と、トランジスタＱ４と、トラ
ンジスタＱ５と、抵抗器Ｒ２を介して流れる電流に加え
て、抵抗器Ｒ１と、トランジスタＱ７と、トランジスタ
Ｑ９と抵抗器Ｒ３を通る付加の電流の流れがある。付加
の電流の流れの大きさはＱ９のエミッタとＲ３での電圧
ＶＳの割合に対応する。抵抗器Ｒ１を通る増加・した電
流の流れは結果として抵抗器Ｒ１にかかる電位の付加の
８０ミリボルトの降下をもたらす。 代わって、Ｒ１にかかる付加の電圧降下の大きさはｖＳ
と抵抗器Ｒ１およびＲ３の割合とを掛けた１１／ｊ ｌ
こ対応する。１５０℃でターンオフバイアスが２５ミリ
ボルト増加するごとに、エミッタ電流に５０％の減少が
あるので、トランジスタＱ６のターンオフバイアスの８
０ミリボルトの増加はデータバス２０に並列に結合され
た各選択されないＥＣＬ回路の出力トランジスタＱ６の
エミッタ電流を大いに減じる。選択されなかったＥＣＬ
回路の各出力トランジスタのエミッタ電流を示された量
減じることによって、データバスの低電圧レベルＶＯＬ
は−１，６ボルトに近接したままであり、それによって
データバス２０の所望のノイズの免疫性を保有する。 この発明の好ましい実施例が上記で説明される一方、こ
の発明の精神と範囲から逸脱することなく種々の修正が
それになされることが企図される。 したがって、説明された実施例はこの発明を例示するの
みと考えられ、この発明の範囲は特許請求の範囲を参照
することによって決定されることが意図される。
第１図はこの発明に従ってデータバスに並列に結合され
た複数個のＥＣＬ回路のブロック図である；さらに 第２図は第１図のＥＣＬ回路の１つの概略図である。 図において、１．２．３、および４はＥＣＬ回路、５．
６．７．８．９はライン、１０はＥＣＬデータ処理回路
、１１はＥＣＬ出力トランジスタ補助バイアス回路、１
３．１４．３０，３１．３２、および３３はライン、２
０はデータバスである。
た複数個のＥＣＬ回路のブロック図である；さらに 第２図は第１図のＥＣＬ回路の１つの概略図である。 図において、１．２．３、および４はＥＣＬ回路、５．
６．７．８．９はライン、１０はＥＣＬデータ処理回路
、１１はＥＣＬ出力トランジスタ補助バイアス回路、１
３．１４．３０，３１．３２、および３３はライン、２
０はデータバスである。
Claims (8)
- （１）ベースを有する出力トランジスタと；前記ベース
に結合される抵抗器と； 選択されない信号＠Ｏ＠＠Ｅ＠に応答して前記抵抗器を
通って第１の電流を引き出すための第１の回路手段と；
さらに 前記選択されない信号＠Ｏ＠＠Ｅ＠に応答して前記抵抗
器を通って第２の電流を引き出すための第２の回路手段
とを含み、前記第１および前記第２の電流は前記出力ト
ランジスタの前記ベース上の予め定められたターンオフ
バイアス電位を提供するために前記抵抗器内で結合する
、ＥＣＬ回路。 - （２）前記第１および前記第２の回路手段が前記出力ト
ラジスタの前記ベースに並列に結合される、特許請求の
範囲第１項に記載のＥＣＬ回路。 - （３）前記出力トランジスタがコレクタを含み； 前記第１の回路手段が、前記抵抗器と前記出力トランジ
スタの前記ベースに結合されるコレクタと、ベースと、
エミッタとを有するトランジスタを含み； 前記第２の回路手段が前記出力トランジスタの前記ベー
スに結合されたコレクタと、前記第１の回路手段の前記
トランジスタの前記ベースに結合されたベースと、エミ
ッタとを有する第１のトランジスタと、前記出力トラン
ジスタの前記コレクタに結合されたコレクタと、前記第
２のトランジスタを選択信号ＯＥのソースに結合させる
ためのベースと、エミッタと、前記エミッタを電流のソ
ースに結合させるための手段とを含む、特許請求の範囲
第１項に記載のＥＣＬ回路。 - （４）データバスに結合されそしてベースを有する出力
トランジスタと； 補数のデータ信号に応答してそして前記出力トランジス
タに結合され、前記バス上に対応するデータ信号を与え
るための第１の対のトランジスタ手段と； 補数の出力可能制御信号に応答してそして前記出力トラ
ンジスタに結合され、前記出力トランジスタの前記ベー
ス上にターンオフバイアス電位の第１のレベルを与える
ための第２の対のトランジスタ手段と；さらに 前記補数の出力可能制御信号に応答してそして前記出力
トランジスタに結合され、前記出力トランジスタの前記
ベース上に補助のターンオフバイアス電位を与えるため
の第３の対のトランジスタ手段とを含む、ＥＣＬ回路。 - （５）前記補助のターンオフバイアス電位付与トランジ
スタ手段が前記第２の対のトランジスタ回路手段によっ
て与えられたターンオフバイアス電位の前記第１のレベ
ルに予め定められた量の補助のターンオフバイアス電位
を与えるための手段を含む、特許請求の範囲第４項に記
載のＥＣＬ回路。 - （６）第１と第２と第３の抵抗器を含み、ターンオフバ
イアス電位の前記第１のレベルの大きさは前記第１およ
び前記第２の抵抗器の大きさの割合に対応し、そして前
記補助のターンオフバイアス電位の大きさは前記第１お
よび前記第３の抵抗器の大きさの割合に対応する、特許
請求の範囲第５項に記載のＥＣＬ回路。 - （７）前記第１、前記第２、および前記第３の抵抗器の
前記大きさがそれぞれ約３０９オームと、１８２オーム
と、１１６４オームを含む、特許請求の範囲第６項に記
載のＥＣＬ回路。 - （８）ターンオフ電位の前記第１のレベルの前記大きさ
が約−０．８ボルトを含み、そして前記補助のターンオ
フバイアス電位の前記大きさが約−０．０８ボルトを含
み、約−０．８８ボルトの合計ターンオフバイアス電位
を与える、特許請求の範囲第６項に記載のＥＣＬ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/730,706 US4751406A (en) | 1985-05-03 | 1985-05-03 | ECL circuit with output transistor auxiliary biasing circuit |
| US730706 | 1985-05-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130A true JPS62130A (ja) | 1987-01-06 |
Family
ID=24936484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61102973A Pending JPS62130A (ja) | 1985-05-03 | 1986-05-02 | Ｅｃｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4751406A (ja) |
| EP (1) | EP0200570B1 (ja) |
| JP (1) | JPS62130A (ja) |
| AT (1) | ATE67906T1 (ja) |
| DE (1) | DE3681627D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833421A (en) * | 1987-10-19 | 1989-05-23 | International Business Machines Corporation | Fast one out of many differential multiplexer |
| US4849659A (en) * | 1987-12-15 | 1989-07-18 | North American Philips Corporation, Signetics Division | Emitter-coupled logic circuit with three-state capability |
| JPH01278041A (ja) * | 1988-04-30 | 1989-11-08 | Hitachi Ltd | 半導体集積回路装置 |
| US4980579A (en) * | 1988-08-29 | 1990-12-25 | Motorola, Inc. | ECL gate having dummy load for substantially reducing skew |
| US4870301A (en) * | 1988-09-06 | 1989-09-26 | Motorola, Inc. | Differential emitter-coupled-logic bus driver |
| JP2509696B2 (ja) * | 1989-04-26 | 1996-06-26 | 株式会社東芝 | ゲ―トアレ―半導体集積回路装置 |
| US5043605A (en) * | 1989-06-26 | 1991-08-27 | At&T Bell Laboratories | CMOS to ECL output buffer |
| US5072136A (en) * | 1990-04-16 | 1991-12-10 | Advanced Micro Devices, Inc. | Ecl output buffer circuit with improved compensation |
| US5323068A (en) * | 1992-11-17 | 1994-06-21 | National Semiconductor Corporation | Low power low temperature ECL output driver circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1941264C3 (de) * | 1969-08-13 | 1975-07-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Asynchrone RS-Kippstufe in ECL-Technik |
| US3622799A (en) * | 1970-04-20 | 1971-11-23 | Fairchild Camera Instr Co | Temperature-compensated current-mode circuit |
| DE2025740C3 (de) * | 1970-05-26 | 1979-09-27 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Sammelleitungsanordnung |
| DE2541723C3 (de) * | 1975-09-18 | 1980-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verknüpfungsglied in ECL-Technik |
| DE2636192C3 (de) * | 1976-08-11 | 1979-04-19 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verknüpfungsglied in ECL-Technik |
| US4195358A (en) * | 1978-12-26 | 1980-03-25 | Burroughs Corporation | Decoder for a prom |
| US4408134A (en) * | 1981-01-19 | 1983-10-04 | Advanced Micro Devices, Inc. | Unitary exclusive or-and logic circuit |
-
1985
- 1985-05-03 US US06/730,706 patent/US4751406A/en not_active Expired - Lifetime
-
1986
- 1986-05-02 DE DE8686303382T patent/DE3681627D1/de not_active Expired - Lifetime
- 1986-05-02 AT AT86303382T patent/ATE67906T1/de not_active IP Right Cessation
- 1986-05-02 JP JP61102973A patent/JPS62130A/ja active Pending
- 1986-05-02 EP EP86303382A patent/EP0200570B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0200570A2 (en) | 1986-11-05 |
| EP0200570B1 (en) | 1991-09-25 |
| ATE67906T1 (de) | 1991-10-15 |
| EP0200570A3 (en) | 1988-08-03 |
| US4751406A (en) | 1988-06-14 |
| DE3681627D1 (de) | 1991-10-31 |
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