JPS62132297A - 半導体記憶素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体記憶素子に関し、特にデータの内容で検
索することが必要な記憶装置構成素子として使用するに
好適な半導体記憶素子に関するものである。

〔発明の背景〕

バッファ記憶装置用アドレスアレイ、アドレス変換ルッ
クアサイドバッファ、データベース指向マシン用記憶装
置等に使用するためのデータ検索機能を有する半導体記
憶素子として、例えば特開昭５９−８２６９５号公報に
開示された技術が知られている。

上記公報に開示されているのは、ランダムアクセスメモ
リ（以下、ｒＲＡＭＪという）のセンスアンプに対応し
て、比較回路、比較データラッチ、マスクビットを有し
モード切替信号によって通常のＲＡＭの動作と、比較動
作とを可能にした半導体記憶素子である。この半導体記
憶素子によれば、データ比較を行うことができるという
長所はあるが、その比較に基づいて関連情報をアクセス
するには、やはり演算装置による処理が必要であるとい
う問題がある。また、上記半導体記憶素子においては、
比較データの入力がシリアルに行われるため、処理時間
がかかるという別の問題もある。

〔発明の目的〕

本発明の目的は、従来の半導体記憶素子における上述の
如き問題を解消し、記憶データの内容を検索し、その検
索結果に基づく関連情報のアクセスをｉ易にする半導体
記憶素子を提供することにある。

本発明の他の目的は、バッファ記憶装置用アドレスアレ
イ、アドレス変換ルックアサイドバッファ、データベー
ス指向マシン用記憶装置等に用いる記憶素子として好適
な半導体記憶素子を提供することにある。

〔発明の概要〕

本発明の上記目的は２多数のメモリセルから成るメモリ
セル群を有し１通常のＲＡＭとして動作する半導体記憶
素子において、外部から入力される比較データを保持す
るラッチ回路と、前記メモリセルから読出されたデータ
を複数のブロックに分割したうえ各ブロックのデータと
前記ラッチ回路内の比較データとを比較する複数の比較
回路と、該比較回路による比較の結果何番目の比較回路
で一致がとれたかを検出するエンコーダ回路と、該エン
コーダ回路の出力をアドレス信号として送出する駆動回
路とを設けたことを特徴とする半導体素子によって達成
される。

以下、本発明を実施例に基づいて詳細に説明する。

〔発明の実施例〕

以下の説明においては、実施例として、本発明を仮想ア
ドレス方式のプロセッサシステムの主記憶装置に適用し
た場合について説明する。

第２図に仮想アドレスと実アドレスの関係を示す。ここ
では、仮想アドレス（ＶＡ）は３０ビツト（＝１ギガバ
イト）、実アドレス（ＲＡ）は２１ビツト（＝２メガバ
イト）、記憶装置のアクセスデータ幅は１６ビツト、ま
た、仮想記憶上のデータは３２バイトを１ブロツクとし
てブロック単位に主記憶装置上にマツピングできるもの
とする。これらの数値は代表的な１６ビツトマイクロプ
ロセツサの仕様と照らし合わせてみたとき、妥当なもの
である。

仮想記憶対応のバックアップ記憶装置としては大容量の
半導体記憶装置を想定しても良いし、ハードディスク装
置、フロッピーディスク装置を想定しても良い。

本発明による半導体記憶素子の容量を１メガビツトとし
、１６ビツトマイクロプロセツサシステムとして構成し
た場合の例を第３図に示す。図において、１は１６ビツ
トマイクロプロセツサ、３はアドレスバスコントローラ
、５はアドレスアレイ、６０〜６１５は主記憶素子（単
に、ｒ主記憶」という意味に用いるときは、記号６で示
す）を示している。

従来の技術では、アドレスアレイ５には高価で体積的に
も大きいＬ　Ｓ　Ｉ　（Ｌａｒｇｅ　５ｃａｌｅ　Ｉ　
ｎｔｅ　−ｇｒａｔｉｏｎ　）を必要としたものである
。本発明による半導体記憶素子を用いる場合には、後に
詳述する如く、基本的に主記憶装置用記憶素子と同じ素
子で済み、安価で実装効率の良いアドレスアレイが実現
できる。

第３図に示した実施例においては、プロセッサは１６ビ
ツト（２バイト）のデータ処理が可能なので、アドレス
の最下位ビット（２ｏビツト）はプロセッサ内またはそ
の近傍で処理でき、主記憶装置にまで送出する必要がな
い。従って、１６ビツトマイクロプロセツサ１から２９
本（２２９ビツト〜２１ビツト）のアドレス＄２が出力
される。

このアドレス線２はアドレスバスコントローラ３によっ
て１０本のアドレス線４に集約され、アドレスアレイ５
．主記憶素子６１５　ｚ　６１４　ｒ・・・・６ｏに供
給される。各主記憶素子からのデータ出力線は１６本が
まとめられてデータ線７となり。

マイクロプロセッサ１に入力される。

第３図の構成におけるアドレスバス制御方法を第４図の
タイムチャートに示す。第４図では例として主記憶デー
タ読取りの動作を示している。主記憶データ読取りは、
ステージ１〜５の５段階のステージで実行される。ステ
ージ１で仮想アドレスの上位５ビツトｖ２θ〜Ｖ２Ｂが
アドレスバス４の上位に乗り、下位にはデータＯが乗る
。これらは、アドレスアレイ５によって受取られ、比較
アドレス上位ビットとしてラッチされる。

ステージ２でアドレスＡＩ４〜Ａ５の１０ビツトがアド
レスバス４に乗せられる。これらは記憶素子の行アドレ
スとしてアドレスアレイ５．主記憶素子６の双方に受取
られ、先にステージ１でラッチされている上位５ビツト
と合せて、１５ビツトの比較アドレスとなる。この比較
アドレスがメモリセル読出し出力と比較されることによ
って、アドレス検索が行われ、結果として６ビツ１−の
実アドレスＲ２０””Ｒ１５が得られラッチされる。

ステージ４では上記実アドレスＲ２Ｑ　−Ｒ１５の６ビ
ツトと、アドレスＡ４〜Ａ、の４ビツトがアドレスバス
４に乗り、この１０ビツトが列アドレスとして主記憶６
に受取られラッチされるとともに、メモリセル読出しデ
ータの選択に用いられ最終的なデータ出力が得られる。

この出力は１６本まとめられ、プロセッサ１に送られる
。

ここで注意すべきことは、実アドレスＲ２０〜’Ｒｔｓ
はプロセッサ１からではなく、アドレスアレイ５から出
力されることである。上記ステージ１〜３では、アドレ
ス入力として使用されるアドレス端子を、このときだけ
出力としてバスをドライブし主記憶６に供給する。この
動作により、アドレスバス４が第３図に示す如く、簡単
な構成となる。

また、プロセッサの実動作においては、仮想アドレスの
上位はさほど頻繁に変化しないものであるから、前記上
位５ビツトＶ２９〜Ｖ２５が変化していないことをアド
レスバスコントローラ３側で検出し、その場合には、ア
ドレスアレイ５内で既にラッチされている比較アドレス
上位ビットの値を使うことを前提に前記ステージｌを省
略することができ、主記憶読出し時間の短縮が可能とな
る。

次に、前記アドレスアレイ５を実現する実施例を示す。

第１図は本発明の半導体素子によるアドレスアレイの構
成例を示すものである。図において、５１はメモリセル
アレイ５５２は行デコーダ、５３はセンスアンプと列デ
コーダ、５４はアドレスバッファ、５５は比較データラ
ッチ、５６は実アドレスラッチとバスドライバ、５７は
コンパレータ、５８はエンコーダ、５９はタイミング発
生回路を示している。

メモリセルアレイ５１の容量は１メガビツトで１０２４
行Ｘ１０２４列で構成されている場合を例に挙げている
。行を示す行アドレスはアドレスバソブア５４でラッチ
され、行デコーダ５２でデコードされてメモリセルアレ
イ５１に送られ、行選択に用いられる。

行選択後の出力１０２４本は、センスアンプ部５３を介
して６４組の１６ビツト出力群にまとめられる。各組は
１５ビツトの比較アドレスとコンパレータ５７で並列に
比較され、その出力結果がエンコーダ５８でエンコード
され、６ビツトの実アドレス情報としてラッチされバス
ドライバ５６により、入力アドレスと同じ信号線■９〜
■４に送出される。

メモリセルアレイ５１の出力が１組１６ビツト比較アド
レスが１５ビツトで１ビツト差があるのは、メモリセル
アレイ５１の出力のうち１ビツトは格納されている情報
の有効性を示すバリディティビットに用いられるためで
ある。比較アドレス１５ビツトは、比較データラッチ５
５で保持されている５ビツトとアドレス人力Ｉ９〜１．
の１０ビツトとから成り、合せてコンパレータ５７に送
られ比較の対象となる。

比較データラッチ５５の値を変える必要がある場合は、
アドレス入力のうちＩ８〜工５の５ビツトを取込みラッ
チする。また、メモリセルアレイ５１の内容を更新する
場合は、アドレスバッファ５４で行アドレス、列アドレ
スを示した状態で、入力■９〜ＩＯから書込みデータを
センスアンプ５３に送り込むようにする。

第１図において、制御信号ＷＥはメモリセル書込みイネ
ーブル、同ＣＡＳは比較アドレスのラッチを指示する比
較アドレスストローブを示している。同ＲＡＳは行アド
レスストローブ、同ＡＳＳはアソシエーションストロー
ブの略で、比較結果のラッチを指示するものである。

これらの制御信号は、それぞれタイミング発生回路５９
でデコードされ、各部に供給される。

上記実施例においては、本発明を仮想アドレス方式のプ
ロセッサシステムの主記憶装置に採用した場合を例に挙
げたが、同様のシステムで仮想アドレスのビット数（仮
想アドレス空間のサイズ）。

実アドレスのビット数（主記憶容量）、ブロックサイズ
、記憶素子の容量を変えた構成も、もちろん可能である
。

また、本発明の記憶素子を、バッファ記憶装置用アドレ
スアレイ、アドレス変換ルックアサイドバッファ、デー
タベース指向マシン用記憶装置等に適用することも有効
である。

〔発明の効果〕

以上述べた如く２本発明によれば、記憶データの内容を
検索し、その検索結果に基づく関連情報のアクセスを容
易にする半導体記憶素子を、従来の半導体記憶素子と殆
んど変らない低価格、大きさで実現できるようになり、
実装効率向上、経済性改善に大きな効果を奏するもので
ある。

【図面の簡単な説明】

第１図は本発明の実施例である半導体記憶素子のブロッ
ク図、第２図は実施例における仮想アドレスと実アドレ
スとの関係を示す図、第３図は本発明の半導体記憶素子
を用いたプロセッサシステムの構成を示すブロック図、
第４図はその動作タイムチャートである。 ５１：メモリセルアレイ、５２：行デコーダ、５３：セ
ンスアンプと列デコーダ、５４ニアドレスバツフア、５
５：比較データラッチ、５６：実アドレスラッチとバス
ドライバ、５７：コンパレータ、５８：エンコーダ、５
９：タイミング発生回路。 特許出願人　株式会社日立製作所 ？幡骨 代理人弁理士磯村雅俊氷′、゛。 ｔ′１１ 第　　　　　１　　　　　図 第　　　　　３　　　　　図 第　　　　　４　　　　　図 取込み

Claims (1)

【特許請求の範囲】
1. （１）多数のメモリセルから成るメモリセル群を有し、
   通常のランダムアクセスメモリとして動作する半導体記
   憶素子において、外部から入力される比較データを保持
   するラッチ回路と、前記メモリセルから読出されたデー
   タを複数のブロックに分割したうえ各ブロックのデータ
   と前記ラッチ回路内の比較データとを比較する複数の比
   較回路と、該比較回路による比較の結果、何番目の比較
   回路で一致がとれたかを検出するエンコーダ回路と、該
   エンコーダ回路の出力をアドレス信号として送出する駆
   動回路とを設けたことを特徴とする半導体記憶素子。