JPS62134748A - 多重デ−タ転送方法 - Google Patents
多重デ−タ転送方法Info
- Publication number
- JPS62134748A JPS62134748A JP60275768A JP27576885A JPS62134748A JP S62134748 A JPS62134748 A JP S62134748A JP 60275768 A JP60275768 A JP 60275768A JP 27576885 A JP27576885 A JP 27576885A JP S62134748 A JPS62134748 A JP S62134748A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- dma
- cycle
- data
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Closed-Circuit Television Systems (AREA)
- Television Systems (AREA)
- Small-Scale Networks (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分骨）
本発明は画像通信の分野に属し、主としてテレビジョン
カメラ′ｆｔ用いた製品の外観検査等を自動化、省力化
するための画像計測に利用される。
カメラ′ｆｔ用いた製品の外観検査等を自動化、省力化
するための画像計測に利用される。
（従来の技術）
従来から行なわれているデータ転送方式としてのＤＭＡ
転送万式は第２図に示すようにマイクロプロセッサＡ１
からバスゲート５を介してＤＭＡ転送の先頭アドレス及
び転送語数、転送方向を示すＤＭＡリード／ライトサイ
クルをＤＭＡ制御部４に対して初期設定し、その後、Ｄ
ＭＡ制御部４に対しＤＭＡ起動信号９ご出力してＤＭＡ
転送を開始する。即ち、ＤＭＡ転送起・＋（１）後はＤ
ＭＡ制御部４からマイクロプロセッサＢ２０にＭＯＬＤ
要求信号りが出力されＢ系のバス制御権を獲得した裳Ｄ
ＭＡバッファゲート１１．１２を介してＤＭＡフントロ
ールバスｊとＤＭＡアドレスバスｋをＢ系に出力し、Ｄ
ＭＡバスゲート１７を介してコミユニケーションメモリ
Ａ９とコミュニケーションメモＩＪ Ｂ ２５との間で
上記初期設定に基づきデータ転送が行なわれる。この場
合、第３図に示すようにＤＭＡサイクルはライトサイク
ルとリードサイクルに分類され、これによりコミュニケ
ーションメモＩＪ ！Ｈ１のデータ転送の方間が決定さ
れ１回のＤＭＡ ｉ送ではライトサイクルかリードサイ
クルのどちらか一万しか選択できないこと、また、ライ
トサイクルとリードサイクルに同期してＤＭＡ転送に必
要なコミュニケーションメモリは送信バッファと受信バ
ッファに分けて使用しなければならないためメモリサイ
ズが２倍必要となり、更にＤＭＡ ％送の起動要求がＡ
系のマイクロプロセッサＡ１しかできないことから、ソ
フトウェア処理手順が復路になると共に画像計測に必要
な高速処理が実現できない欠点がある。
転送万式は第２図に示すようにマイクロプロセッサＡ１
からバスゲート５を介してＤＭＡ転送の先頭アドレス及
び転送語数、転送方向を示すＤＭＡリード／ライトサイ
クルをＤＭＡ制御部４に対して初期設定し、その後、Ｄ
ＭＡ制御部４に対しＤＭＡ起動信号９ご出力してＤＭＡ
転送を開始する。即ち、ＤＭＡ転送起・＋（１）後はＤ
ＭＡ制御部４からマイクロプロセッサＢ２０にＭＯＬＤ
要求信号りが出力されＢ系のバス制御権を獲得した裳Ｄ
ＭＡバッファゲート１１．１２を介してＤＭＡフントロ
ールバスｊとＤＭＡアドレスバスｋをＢ系に出力し、Ｄ
ＭＡバスゲート１７を介してコミユニケーションメモリ
Ａ９とコミュニケーションメモＩＪ Ｂ ２５との間で
上記初期設定に基づきデータ転送が行なわれる。この場
合、第３図に示すようにＤＭＡサイクルはライトサイク
ルとリードサイクルに分類され、これによりコミュニケ
ーションメモＩＪ ！Ｈ１のデータ転送の方間が決定さ
れ１回のＤＭＡ ｉ送ではライトサイクルかリードサイ
クルのどちらか一万しか選択できないこと、また、ライ
トサイクルとリードサイクルに同期してＤＭＡ転送に必
要なコミュニケーションメモリは送信バッファと受信バ
ッファに分けて使用しなければならないためメモリサイ
ズが２倍必要となり、更にＤＭＡ ％送の起動要求がＡ
系のマイクロプロセッサＡ１しかできないことから、ソ
フトウェア処理手順が復路になると共に画像計測に必要
な高速処理が実現できない欠点がある。
（発明が解決しようとする問題点）
本発明は上記従来技術のマルチａ ｐ Ｕ ｈ”ｌｌ成
におけるＤＭＡ転送万式の持つ種々の欠点を解消すべく
、２系統のマイクロプロセッサが独立してＤＭＡ転送の
起動要求ができ、かつ、１つのＤＭＡサイクル？時分割
してリードサイクルとライトサイクルを同時発生させ、
双方向バス制御により１回のＤＭＡ起動で高速転送する
データ転送？提供するものである。
におけるＤＭＡ転送万式の持つ種々の欠点を解消すべく
、２系統のマイクロプロセッサが独立してＤＭＡ転送の
起動要求ができ、かつ、１つのＤＭＡサイクル？時分割
してリードサイクルとライトサイクルを同時発生させ、
双方向バス制御により１回のＤＭＡ起動で高速転送する
データ転送？提供するものである。
（問題点牙解決するための手段）
不発明は機能実現手段としてＤＭＡ優先レベル制御部、
制御バス順次変換語、多重バスコントローラ及び多重バ
ス生成器を要件とし、以下の処理により前記課題分解法
するものである。
制御バス順次変換語、多重バスコントローラ及び多重バ
ス生成器を要件とし、以下の処理により前記課題分解法
するものである。
即ち、ＤＭＡ優先レベル制御部が２系統のマイクロプロ
セッサから独立にデータ転送の起動要求を受け付け、処
理の優先レベルを決定した後、制御バス順次変換器によ
り１つのＤＭＡサイクルを時分割してリードサイクルと
ライトサイクルに分配し、情報交換を司る２系統のコミ
ュニケーションメモリ？送信バッファと受信バッファを
共通として作用させ、その後、多重バスコントローラに
よりＤＭＡリードサイクルとＤＭＡライトサイクルを同
時進行させながら多重バス生成器にて２系統の情報交換
を同時に行なうべく、上りバスと下りバス制御を瞬間的
に行なうものである。
セッサから独立にデータ転送の起動要求を受け付け、処
理の優先レベルを決定した後、制御バス順次変換器によ
り１つのＤＭＡサイクルを時分割してリードサイクルと
ライトサイクルに分配し、情報交換を司る２系統のコミ
ュニケーションメモリ？送信バッファと受信バッファを
共通として作用させ、その後、多重バスコントローラに
よりＤＭＡリードサイクルとＤＭＡライトサイクルを同
時進行させながら多重バス生成器にて２系統の情報交換
を同時に行なうべく、上りバスと下りバス制御を瞬間的
に行なうものである。
（作 用）
上記方法によればマルチＣＰＵ構収における相互のデー
タ交換は２系統のマイクロプロセッサが独立して制御さ
れ、データ交換に必要なメモリサのＤＭＡ起動によりＤ
ＭＡライトサイクルとＤＭＡリードサイクルを同時進行
させ、上りバスと下りバス制御で２系統のコミュニケー
ションメモリ間のデータ交換をハードウェアで高速に処
理できる。
タ交換は２系統のマイクロプロセッサが独立して制御さ
れ、データ交換に必要なメモリサのＤＭＡ起動によりＤ
ＭＡライトサイクルとＤＭＡリードサイクルを同時進行
させ、上りバスと下りバス制御で２系統のコミュニケー
ションメモリ間のデータ交換をハードウェアで高速に処
理できる。
（実施例）
本発明？実施例に基づき詳細に説明すると、第１図に示
すようにマイクロプロセッサＡ１及びマイクロプロセッ
サＢ２０はＤ Ｍ Ａ ＩＱ売先レベル制御１６のＤＭ
Ａ起動中を示すＢｕＳＹ ７ラグを管理しながらＤＭＡ
起動信号ヂ、ｊ ｉ ＤＭＡ優先レベル制御部１６に対
し出力する。この時、データ交換に必要な情報は初めコ
ミュニケーションメモリＡ９はマイクロプロセッサＡ１
より、コミュニケーションメモリＢ２３はマイクロプロ
セッサＢ２０によりそれぞれ任意設定される。また、Ｄ
ＭＡ制御部４に対する初期設定（転送する先頭アドレス
と伝送語数）はＲＯＭＡ２に格納されているイニシャラ
イズプログラムに従ってマイクロプロセッサＡ１より行
なわれる。次に、ＤＭＡ優先レベル制御部１６からＤＭ
Ａ制御部４に対し転送指令が出力され、これ企受けてＤ
ＭＡ制御部４からマイクロプロセッサＢ２０にＨＯＩ、
Ｄ ｊｆｉ求信号りが出力され、Ｂ糸のバス制御権を獲
得した後ＤＭＡ転送を開始する。この時、第４図に示し
たように制御バス順次変換器１４により１つのＤＭＡサ
イクルを時分割してデータとり−ドモードとライトモー
ドを１サイクル中に同時発生させ、これを受けて多重パ
スコントローラ１５が上りバスＲと下りバスＳの双方向
によるバス制御を行なうため（ＱＤＭＡデータラッチ信
号ｐ及びＤＭＡライトゲーグー号メ企多重バス生成器１
６に対して出力する。多重バス生成器１６ではコミュニ
ケーションメモリＡ９のデータは上りバスＲ９通ってコ
ミュニケーションメモリＢ２３へ（ＤＭＡライトサイク
ル）、コミュニケーションメモリＢ２５のデータは下り
バスＳ ｆ ｉｍってコミュニケーションメモリＡ９へ
（ＤＭＡＩＪ−ドサイクルン同時転送すべく、各々のコ
ミュニケーションメモリより出力されたデータを多重バ
スコントローラ１５から出力されたＤＭＡデータラッチ
信号ｐにより上りバスＲ及び下りバスＳ上に取込み、更
に、ＤＭＡライトゲート信号信号量力で各々のコミュニ
ケーションメモリのデータバス上に転送データｉＯＮバ
スし、双方向ＤＭＡ伝送が行なわれる。
すようにマイクロプロセッサＡ１及びマイクロプロセッ
サＢ２０はＤ Ｍ Ａ ＩＱ売先レベル制御１６のＤＭ
Ａ起動中を示すＢｕＳＹ ７ラグを管理しながらＤＭＡ
起動信号ヂ、ｊ ｉ ＤＭＡ優先レベル制御部１６に対
し出力する。この時、データ交換に必要な情報は初めコ
ミュニケーションメモリＡ９はマイクロプロセッサＡ１
より、コミュニケーションメモリＢ２３はマイクロプロ
セッサＢ２０によりそれぞれ任意設定される。また、Ｄ
ＭＡ制御部４に対する初期設定（転送する先頭アドレス
と伝送語数）はＲＯＭＡ２に格納されているイニシャラ
イズプログラムに従ってマイクロプロセッサＡ１より行
なわれる。次に、ＤＭＡ優先レベル制御部１６からＤＭ
Ａ制御部４に対し転送指令が出力され、これ企受けてＤ
ＭＡ制御部４からマイクロプロセッサＢ２０にＨＯＩ、
Ｄ ｊｆｉ求信号りが出力され、Ｂ糸のバス制御権を獲
得した後ＤＭＡ転送を開始する。この時、第４図に示し
たように制御バス順次変換器１４により１つのＤＭＡサ
イクルを時分割してデータとり−ドモードとライトモー
ドを１サイクル中に同時発生させ、これを受けて多重パ
スコントローラ１５が上りバスＲと下りバスＳの双方向
によるバス制御を行なうため（ＱＤＭＡデータラッチ信
号ｐ及びＤＭＡライトゲーグー号メ企多重バス生成器１
６に対して出力する。多重バス生成器１６ではコミュニ
ケーションメモリＡ９のデータは上りバスＲ９通ってコ
ミュニケーションメモリＢ２３へ（ＤＭＡライトサイク
ル）、コミュニケーションメモリＢ２５のデータは下り
バスＳ ｆ ｉｍってコミュニケーションメモリＡ９へ
（ＤＭＡＩＪ−ドサイクルン同時転送すべく、各々のコ
ミュニケーションメモリより出力されたデータを多重バ
スコントローラ１５から出力されたＤＭＡデータラッチ
信号ｐにより上りバスＲ及び下りバスＳ上に取込み、更
に、ＤＭＡライトゲート信号信号量力で各々のコミュニ
ケーションメモリのデータバス上に転送データｉＯＮバ
スし、双方向ＤＭＡ伝送が行なわれる。
以上のようにしてマルチＣＰＵ購成における処理がでさ
、２系統のマイクロプロセッサの負荷が軽減される。
、２系統のマイクロプロセッサの負荷が軽減される。
（発明の効果ン
以上のように本発明によれば、従来のデータハンドリン
グ手法とは異なり、比較的簡易なハードウェアでマルチ
ｃ Ｐ Ｕ （ＩＭ成のコンピュータシステムにおける
双方向のＤ Ｍ Ａ 、％送ができ、かつ、デ節減され
、またマイクロプロセッサによるデータハンドリングの
ために必要なソフトウェア処理手順の簡略化が図れると
共にデータ転送時間の大幅な短縮が実現できる等の効果
がある。
グ手法とは異なり、比較的簡易なハードウェアでマルチ
ｃ Ｐ Ｕ （ＩＭ成のコンピュータシステムにおける
双方向のＤ Ｍ Ａ 、％送ができ、かつ、デ節減され
、またマイクロプロセッサによるデータハンドリングの
ために必要なソフトウェア処理手順の簡略化が図れると
共にデータ転送時間の大幅な短縮が実現できる等の効果
がある。
第１図は本発明の実施例に於ける回路図、第２図は従来
のＤＭＡ％送によるデータ転送の回路図、第６図は従来
技術のＤＭＡサイクルとコミュニケーションメモリの関
係図、第４図は時分割双方向バスとコミュニケーション
メモリの関係図である。 図中、１はマイクロプロセッサｈｚ２はＲＯＭ Ａ。 ６はＲＡＭＢ、４はＤ Ｍ Ａ ｉｌＪ御部、５はバス
ゲート、６はアドレスラッチレジスタ、７はアドレスセ
レクタ、８はマルチセレクタ、９はコミュニケーション
メモリＡ、１０はバスゲート、１１．１２はＤＭＡバッ
ファゲート、１６はＤＭＡ優先レベル制御部、１４は制
御バス順次変換器、１５は多重パスコントローラ、１６
は多束ハス生成相、１７はＤＭＡバスゲート、２０はマ
イクロプロセッサＢ１２１はＲＯＭ Ｂ 、２２は
ＲＡＭ Ｂ 、２３はコミュニケーションメモリＢ
０ ａはＡ糸アドレスバス、ｂはＡ糸コントロールバス、Ｃ
はＡ糸データバス、ｄはバス切替信号、ｅはＤＭＡゲー
ト信号、チはＡ系ＤＭＡ起動信号、づはＢ系ＤＭＡ起効
信号、ｈはＨＯＬＤ要求信号、）、 ６３ ｔ＜ ス計
可信号−，ｉはＤＭＡコントロールバス、ｋはＤＭＡア
ドレスバス、ノはＤＭＡデータバス、／ｒｎ６１ Ｂ
Ｋアドレスバス、ｍはＢ糸コントロールバス、０はＢ糸
データバス、ｐはＤＭＡデータラッチ信号、〆はＤＭＡ
ライトゲート信号、Ｒは上りバス、Ｓは下りバス。
のＤＭＡ％送によるデータ転送の回路図、第６図は従来
技術のＤＭＡサイクルとコミュニケーションメモリの関
係図、第４図は時分割双方向バスとコミュニケーション
メモリの関係図である。 図中、１はマイクロプロセッサｈｚ２はＲＯＭ Ａ。 ６はＲＡＭＢ、４はＤ Ｍ Ａ ｉｌＪ御部、５はバス
ゲート、６はアドレスラッチレジスタ、７はアドレスセ
レクタ、８はマルチセレクタ、９はコミュニケーション
メモリＡ、１０はバスゲート、１１．１２はＤＭＡバッ
ファゲート、１６はＤＭＡ優先レベル制御部、１４は制
御バス順次変換器、１５は多重パスコントローラ、１６
は多束ハス生成相、１７はＤＭＡバスゲート、２０はマ
イクロプロセッサＢ１２１はＲＯＭ Ｂ 、２２は
ＲＡＭ Ｂ 、２３はコミュニケーションメモリＢ
０ ａはＡ糸アドレスバス、ｂはＡ糸コントロールバス、Ｃ
はＡ糸データバス、ｄはバス切替信号、ｅはＤＭＡゲー
ト信号、チはＡ系ＤＭＡ起動信号、づはＢ系ＤＭＡ起効
信号、ｈはＨＯＬＤ要求信号、）、 ６３ ｔ＜ ス計
可信号−，ｉはＤＭＡコントロールバス、ｋはＤＭＡア
ドレスバス、ノはＤＭＡデータバス、／ｒｎ６１ Ｂ
Ｋアドレスバス、ｍはＢ糸コントロールバス、０はＢ糸
データバス、ｐはＤＭＡデータラッチ信号、〆はＤＭＡ
ライトゲート信号、Ｒは上りバス、Ｓは下りバス。
Claims (1)
- テレビジョンカメラからの画像データを格納する画像メ
モリの情報を、２系統のマイクロプロセッサから制御を
行なうマルチＣＰＵ構成のデータ伝送方法において、Ｄ
ＭＡ優先レベル制御部が２系統のマイクロプロセッサか
ら独立にデータ転送の起動要求を受け付け、処理の優先
レベルを決定した後、制御バス順次変換器により１つの
ＤＭＡサイクルを時分割してリードサイクルとライトサ
イクルに分配し、２系統のコミユニケーシヨンメモリを
送信バッファと受信バッファを共通として作用させ、そ
の後多重バスコントローラがＤＭＡリードサイクルとＤ
ＭＡライトサイクルを進行させながら多重バス生成器に
て２系統の情報交換を同時に行なうべく、上りバスと下
りバス制御を瞬間的に実施することを特徴とした多重デ
ータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275768A JPS62134748A (ja) | 1985-12-06 | 1985-12-06 | 多重デ−タ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275768A JPS62134748A (ja) | 1985-12-06 | 1985-12-06 | 多重デ−タ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134748A true JPS62134748A (ja) | 1987-06-17 |
Family
ID=17560120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275768A Pending JPS62134748A (ja) | 1985-12-06 | 1985-12-06 | 多重デ−タ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745639A (en) * | 1980-08-29 | 1982-03-15 | Fujitsu Ltd | Data transfer control system |
-
1985
- 1985-12-06 JP JP60275768A patent/JPS62134748A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745639A (en) * | 1980-08-29 | 1982-03-15 | Fujitsu Ltd | Data transfer control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
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