JPS62134882A - タイミング制御回路 - Google Patents
タイミング制御回路Info
- Publication number
- JPS62134882A JPS62134882A JP60275429A JP27542985A JPS62134882A JP S62134882 A JPS62134882 A JP S62134882A JP 60275429 A JP60275429 A JP 60275429A JP 27542985 A JP27542985 A JP 27542985A JP S62134882 A JPS62134882 A JP S62134882A
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- JP
- Japan
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- timing
- circuit
- output
- read
- memory
- Prior art date
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- Pending
Links
- 230000006870 function Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｆ〜１−
〔産業上の利用分野〕
本発明は情報処理装置に使用されるタイミング制御回路
に関する。
に関する。
従来、この種のタイミング制御回路は、たとえばメモリ
装置の場合で言うと、インターフェース制御モジュール
、タイミング制御モジュール、メモリアレーモジニール
等交換モジュールが分かれ、それぞれが組となって結合
し、メモリアレーモジュールが別種の場合（たとえばタ
イミング規格が異なるとか、メモリ容量が異なる等）、
インターフェース制御モジュール、タイミング制御モジ
ュールはそれぞれの専用組として、新たに設計されてい
るのが現状であった。
装置の場合で言うと、インターフェース制御モジュール
、タイミング制御モジュール、メモリアレーモジニール
等交換モジュールが分かれ、それぞれが組となって結合
し、メモリアレーモジュールが別種の場合（たとえばタ
イミング規格が異なるとか、メモリ容量が異なる等）、
インターフェース制御モジュール、タイミング制御モジ
ュールはそれぞれの専用組として、新たに設計されてい
るのが現状であった。
上述した従来のタイミング制御回路の交換方法は、イン
ターフェース制御モジュール、タイミング制御モジュー
ル、メモリアレーモジュール等の組として構成されてい
るため、メモリアレーモジュールの別規格品に対しては
、インターフェース制御モジュール、タイミング制御モ
ジュールも交換するか、別規格品の条件に合うようモジ
ュールを改造するか、または交換不可として処置しなけ
ればならないという欠点がある。
ターフェース制御モジュール、タイミング制御モジュー
ル、メモリアレーモジュール等の組として構成されてい
るため、メモリアレーモジュールの別規格品に対しては
、インターフェース制御モジュール、タイミング制御モ
ジュールも交換するか、別規格品の条件に合うようモジ
ュールを改造するか、または交換不可として処置しなけ
ればならないという欠点がある。
本発明の目的は、同じ回路素子を有する交換単位のモジ
ー−ルに書換え可能な絖出し専用メモリを搭載し、その
内容を変えることによって、多種の状態設定が容易にで
き交換する必要のないようにしたタイミング制御回路を
提供すること＆ｌる。
ー−ルに書換え可能な絖出し専用メモリを搭載し、その
内容を変えることによって、多種の状態設定が容易にで
き交換する必要のないようにしたタイミング制御回路を
提供すること＆ｌる。
本発明のタイミング制御回路は交換可能な単位のモジュ
ール毎に、これら各モジュールの特徴を書込んだ書換え
可能な読出し専用メモリ回路と、このメモリ回路の内容
を読出しこのメモリ回路内の性能設定状態を出力するシ
フト機能を持ったフリップフロップ群と、所定タイミン
グを入力しタイミングディレー素子を介して各種タイミ
ングを出力するタイミング出力回路と、このタイミング
出力回路からの各出力を前記フリップフロップ群の出力
によって切換えるセレクタ回路とを含み、前記性能設定
状態を変えることによって多種のタイミングを出力でき
るようにしたことを特徴とする。
ール毎に、これら各モジュールの特徴を書込んだ書換え
可能な読出し専用メモリ回路と、このメモリ回路の内容
を読出しこのメモリ回路内の性能設定状態を出力するシ
フト機能を持ったフリップフロップ群と、所定タイミン
グを入力しタイミングディレー素子を介して各種タイミ
ングを出力するタイミング出力回路と、このタイミング
出力回路からの各出力を前記フリップフロップ群の出力
によって切換えるセレクタ回路とを含み、前記性能設定
状態を変えることによって多種のタイミングを出力でき
るようにしたことを特徴とする。
次に、本発明について図面をし照して説明する。
第１図は本発明の一実施例であるタイミング制御回路の
ブロック図である。
ブロック図である。
タイミング制御回路を構成する交換モジュール［け、本
来の機能として、タイミング起動人力５２をタイミング
ディレー素子２１に送り、タイミングディレー素子の出
力を調整によって切換えるセレクタ回路２２を通してタ
イミング出力５３を得る。その付加回路として書換え可
能な読出し専用メモリ回路１１とこれを制御する読出し
制御回路１２と読出し専用メモリ回路出力をシフト入力
するシフト機能付フリップフロップ群１３がある。読出
し制御指示人力５１で指示された読出し制御回路１２は
、読出し専用メモリ回路１１の出力を順次読出しシフト
機能付フリップフロップ群１３に入力する。シフト入力
されたフリップフロップ群１３けセレクタ回路２２のセ
レクト入力となりタイミング設定指示をする。書換え可
能な読出し専用メモリ回路１１は書換え可能であること
からタイミング規格の異なるタイミング制御モジュール
としてすげやく対応することが可能であり、書換え可能
な読出し専用メモリ回路１１のメモリ容量に余裕があれ
ば、数種のタイミング規格の異なる情報として書込んで
おき、どの情報を読出すべ゛きかを指示することもでき
る。
来の機能として、タイミング起動人力５２をタイミング
ディレー素子２１に送り、タイミングディレー素子の出
力を調整によって切換えるセレクタ回路２２を通してタ
イミング出力５３を得る。その付加回路として書換え可
能な読出し専用メモリ回路１１とこれを制御する読出し
制御回路１２と読出し専用メモリ回路出力をシフト入力
するシフト機能付フリップフロップ群１３がある。読出
し制御指示人力５１で指示された読出し制御回路１２は
、読出し専用メモリ回路１１の出力を順次読出しシフト
機能付フリップフロップ群１３に入力する。シフト入力
されたフリップフロップ群１３けセレクタ回路２２のセ
レクト入力となりタイミング設定指示をする。書換え可
能な読出し専用メモリ回路１１は書換え可能であること
からタイミング規格の異なるタイミング制御モジュール
としてすげやく対応することが可能であり、書換え可能
な読出し専用メモリ回路１１のメモリ容量に余裕があれ
ば、数種のタイミング規格の異なる情報として書込んで
おき、どの情報を読出すべ゛きかを指示することもでき
る。
第２図（ａ）〜（Ｃ）は本実施例のタイミングチャート
である。第２図υ）Ｋ示す装置Ａ用タイミングとしては
、第１図のタイミング出力５３がタイミング起動人力５
２（第２図（ａ））から１００ｎａ後に出力され、また
第２図（ｃ）に示す装置Ｂ用タイミングとしては、タイ
ミング出力５３がタイミング起動入力５２から１５０ｎ
Ｓ稜に出力されるようＫなっている。この装置Ａ用のタ
イミングを設定するためには、第１図のタイミングディ
レー素子２１の１００ ｎｓ端子出力を選択するようシ
フト機能付フリップ７０ツブ群１３に値を設定する。こ
の設定→ｉへ 値はあらかじめ装置Ａ用タイミング情報として書込んで
おいた書換え可能な読出し専用メモリ回路１１から読出
し制御回路１２で読出して行われる。
である。第２図υ）Ｋ示す装置Ａ用タイミングとしては
、第１図のタイミング出力５３がタイミング起動人力５
２（第２図（ａ））から１００ｎａ後に出力され、また
第２図（ｃ）に示す装置Ｂ用タイミングとしては、タイ
ミング出力５３がタイミング起動入力５２から１５０ｎ
Ｓ稜に出力されるようＫなっている。この装置Ａ用のタ
イミングを設定するためには、第１図のタイミングディ
レー素子２１の１００ ｎｓ端子出力を選択するようシ
フト機能付フリップ７０ツブ群１３に値を設定する。こ
の設定→ｉへ 値はあらかじめ装置Ａ用タイミング情報として書込んで
おいた書換え可能な読出し専用メモリ回路１１から読出
し制御回路１２で読出して行われる。
また同様に、装置Ｂ用のタイミングを設定するため書換
え可能な読出し専用メモリ回路１１を装置Ｂ用に置換え
または書換えてタイミングディレー素子２１の１５０
ｎｓ端子出力を選択するよう、シフト機能付フリップフ
ロップ群１３の値を設定する。
え可能な読出し専用メモリ回路１１を装置Ｂ用に置換え
または書換えてタイミングディレー素子２１の１５０
ｎｓ端子出力を選択するよう、シフト機能付フリップフ
ロップ群１３の値を設定する。
以上説明したように本発明は情報処理装置の交換モジュ
ール単位に、その性能を示す情報を書込んだ書換え可能
な絖出し専用メモリ回路を付加し、これを読出してモジ
ニール内の性能設定状態を示すシフト機能付フリップフ
ロップ群に入力することによって、低接続モジュールと
の性能別状態設定が簡単にできるという効果がおる。
ール単位に、その性能を示す情報を書込んだ書換え可能
な絖出し専用メモリ回路を付加し、これを読出してモジ
ニール内の性能設定状態を示すシフト機能付フリップフ
ロップ群に入力することによって、低接続モジュールと
の性能別状態設定が簡単にできるという効果がおる。
第１図は本発明の一実施例を示すタイミング制御装置の
ブロック図、第２図（ａ）〜（Ｃ）は第１図の実施例の
タイムチャートである。 １・・・・・・タイミング制御回路、１１・・・・・・
書換え可能な読出し専用メモリ回路、１２・・・・・・
読出し制御回路、１３・・・・・・シフト機能付フリッ
プフロップ群、２１・・・・・・タイミングディレー素
子、２２・・・・・・セレクタ回路、５１・・・・・・
読出し制御指示入力、５２・・・・・・タイミング起動
入力、５３・・・・・・タイミング出力。
ブロック図、第２図（ａ）〜（Ｃ）は第１図の実施例の
タイムチャートである。 １・・・・・・タイミング制御回路、１１・・・・・・
書換え可能な読出し専用メモリ回路、１２・・・・・・
読出し制御回路、１３・・・・・・シフト機能付フリッ
プフロップ群、２１・・・・・・タイミングディレー素
子、２２・・・・・・セレクタ回路、５１・・・・・・
読出し制御指示入力、５２・・・・・・タイミング起動
入力、５３・・・・・・タイミング出力。
Claims (1)
- 交換可能な単位のモジュール毎に、これら各モジュー
ルの特徴を書込んだ書換え可能な読出し専用メモリ回路
と、このメモリ回路の内容を読出しこのメモリ回路内の
性能設定状態を出力するシフト機能を持ったフリップフ
ロップ群と、所定タイミングを入力しタイミングディレ
ー素子を介して各種タイミングを出力するタイミング出
力回路と、このタイミング出力回路からの各出力を前記
フリップフロップ群の出力によって切換えるセレクタ回
路とを含み、前記性能設定状態を変えることによって多
種のタイミングを出力できるようにしたことを特徴とす
るタイミング制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275429A JPS62134882A (ja) | 1985-12-06 | 1985-12-06 | タイミング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275429A JPS62134882A (ja) | 1985-12-06 | 1985-12-06 | タイミング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134882A true JPS62134882A (ja) | 1987-06-17 |
Family
ID=17555394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275429A Pending JPS62134882A (ja) | 1985-12-06 | 1985-12-06 | タイミング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134882A (ja) |
-
1985
- 1985-12-06 JP JP60275429A patent/JPS62134882A/ja active Pending
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