JPS62135886A - 表示コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、ＣＰＵ（中央処理装置）制御によるカラー
ディスプレイ装置等に使用される表示コントローラに関
する。

「従来の技術」 ＣＰＵ制御によるカラーディスプレイ装置においては、
表示効果を上げろためブリンク（ちらつき）表示がしば
しば用いられる。このブリンク表示を行うには、Ｖ　Ｒ
Ａ　Ｍ　（ビデオＲＡＭ）内の表示データ（カラーコー
ド）を一定周期で書き換えればよいが、この方法には、
ＣＰＵの負担が大きいという問題がある。そこで、予め
表示コントローラ内に２個のレジスタを設け、このレジ
スタ内にデータを書き込んでおき、このレジスタ内のデ
ータを交互に利用してブリンク表示を行わせるディスプ
レイ装置が知られている。

［発明が解決しようとする問題点」 しかしながら、従来のこのようなブリンク表示にあって
は、２個のレジスタ内のデータによってブリンク時の表
示色か決ま０、この表示色を変えるには、レジスタ内の
データを変えなければならなかった。

そこでこの発明は、上記レジスタ内のデータを変えろこ
となくブリンク時の表示色を変えることかできろ表示コ
ントローラを提供することを目的としている。

１″−問題点を解決するための手段」 この発明は、カラー変更データか書き込まれる第１．第
２のレジスタと、前記第１．第２のレジスタの出力を交
互に出力する第１の選択手段と、前記第１の選択手段の
出力の内の複数ビットを選択し、この選択した複数ビッ
トを表示すべきカラーコードの対応するピントと入れ換
えて出力する第２の選択手段と、前記第１の選択手段の
出力の内のどのヒツトを選択するかを指定する第３のレ
ジスタとを有することを特徴としている。

「実施例Ｊ 以下、図面を参照してこの発明の一実施例について説明
する。第１図はこの発明の一実施例による表示コントロ
ーラＩを用いたドツト表示によるカラーディスプレイ装
置の構成を示すブロック図である。以下、このディスプ
レイ装置について詳述する。

（１）ＩＩ！略構成 第１図において、２はＣＰＵ、３はＣｒ−’　Ｕ　２に
おいて用いられろプログラムが記憶されたＲＯＮ・丁お
よびデータ記憶用のＲＡＭからなるメモリ、４はビデオ
ディスプレイブロセッザ（以下、ＶＤＰと称す）、５は
ＶＲＡＭである。ＶＤＰ４は、ＣＰＵ２からパスライン
６を介して供給されるカラーロードをＶＲＡＭ５内に書
き込み、また、書き込んだカラーコードを読み出し、ド
ツトデータＤＤ７−０（８ビツト）として表示コントロ
ーラｌへ順次出力する。また、このＶＤＰ４は、同期信
号５ＹＮ−１，ブランキング信号ＢＬＡＮＫ、ディスプ
レイタイミング信号Ｄ　Ｔ　Ｍ　Ｇ　、ページセレクト
信号ＰＧ−ＳＥＬおよびドブトクロヅクＤＣＬＫを各々
表示コントローラｌへ出力する。ここで、同期信号５Ｙ
Ｎ−１はＣＲＴ表示装置における表示の同期をとるため
の信号、ブランキング信号ＢＬ、＼ＮＫは画面表示期間
において“ｌ”、それ以外の１す１間において“０”と
なる信号、ディスプレイタイミング信号ＤＴＭＧは画像
表示期間において“１”、それ以外の期間において“０
”となる信号である。なお、画面表示期間と画像表示期
間とは異なる。すなわち、表示画面は画像表示領域とデ
ータ領域とに分けられ、画像は画像表示領域にのみ表示
され、データ領域は一色で表示される。画像表示期間と
は、画像表示領域が走査される期間、また、画面表示期
間とは画面（画像表示領域およびデータ領域）が走査さ
れる期間である。また、ページセレクト信号ＰＣ−ＳＥ
Ｌは、例えば０゜５秒“Ｉ”、０５秒“０”を操り返す
信号、ドットクロヅクＩ）ＣＬＫは、表示画面の各ドツ
ト表示のタイミンクを示す信号である。インターフェイ
ス回路７は、ＣＰＵ２と表示コントローラｌとを接続す
るための回路である。表示コントローラ１は、ＶＤＰ４
から供給されるドツトデータＤＤ７−０のカラーデータ
をレッドカラー信号１’（Ｓ、グリーンカラー信号ＧＳ
、ブルーカラー信号ＢＳ（いす′れらアナログ信号）に
変換し、ＣＲＴ表示装置８へ出力する。また、この表示
コントローラＩは信号ＹＳおよび同期信号５ＹＮ−０を
ＣＲＴ表示装置８へ出力する。なお、このコントローラ
１において、端子ＴＩはＣＰＵ２のデータバスに直接接
続されている。ＣＲＴ表示装置８は、テレビジョン受像
機の機能を有するカラー表示装置であり、表示コントロ
ーラ１から供給される信号ＹＳか“ｌ”の時、同コント
ローラ１かろ供給されろレットカラー信号ＲＳ、グリー
ンカラー信号ＧＳ、ブルーカラー信号ＢＳおよび同期信
号Ｓ　Ｙ　Ｎ−０に基づいてカラー表示を行い、また、
信号ＹＳが“Ｏ”の時は、テレビジョン信号による表示
を行う。

（２）表示コントローラｌの詳細構成 第２図〜第４図は各々表示コントローラＩの詳細構成を
示す回路図である。この表示コントローラ１は大きく分
けると一第２図に示す制御部、μ、第３図に示すＲＡＭ
アドレス形成部と、第４図に示すデュアルポートＲＡＭ
ＩＩおよびカラーデータ修飾回路１２ｒ、Ｉ　２ｇ、１
２ｂに分けられる。以下、各部の構成を順次説明する。

なお、各部の動作については後に詳述する。

（２−１）制御部；第２図 この制御部は、主にＣＰＵ２と表示コントローラｌとの
間のデータ授受の制御を行う回路である。

図において、１７は３ビツトのレジスタであり、そのロ
ード端子りへ供給されるドツトクロックＤＣＬ　Ｋに基
づいて入ツノデータを読み込み、出力端から出力ずろ。

このレジスタ１７は同期をとるためのレジスタである。

すなわち、ＣＰＵ２のクロックパルスとＶＤＰ４から出
力されるドツトクロックＤＣＬＫとは同期がとられてい
ない。したがって、ＣＰＵ２のクロックパルスに同期し
た信号およびデータについては、ドツトクロックＤＣＬ
Ｋに同期した信号およびデータに直さなければならない
。レジスタ１７はこの目的で設けられたものである。ま
た、同レジスタ１７の下方に示すＤＦＦ（Ｄ型フリップ
フロップ）Ｉｌｌこの目的で設けられノーらのである。

ポインタカウンタ１９は、４ビツトのアンプカウンタて
あり、そのアップ端子ＵＰに供給される信号をアンプカ
ウントし、また、ロード端子りへ信号が供給された時デ
ータＷＤ３−〇を読み込む。なお、データＷＤ３−０は
、同図下部に示すレジスタ６０の出力の下位４ヒツトで
ある。ライトデコーダ２０は、ポインタカウンタ１９の
出力をデコードするもので、そのエネーブル端子ＥＮヘ
ライトストローブＷＲＳＴが供給された時のみエネーブ
ル状態となり、デコード結果をストローブ信号＄ＭＷ、
・・・とじて出力する。

同様に、リードデコーダ２１は、ポインタカウンタ１９
の出力をデコードし、そのデコード結果をリードストロ
ーブＲＤＳＴが供給された時のみストローブ信号＄ＭＲ
・・・として出力する。２１．２２はバッファであり、
その制御端子Ｃへ“Ｉ”信号が供給された時は入力デー
タをそのまま出力端から出力し、また、“０”信号が供
給された時は出力端がハイインピーダンス状態となる。

また、バッファ２７と端子ＴＩとを接続するラインは８
ビツトの双方向バスである。レジスタ６０は、そのロー
ド端子りへ信号Ｃ８が供給された時、端子ＴＩに得られ
ろデータ、すなわちＣＰＵ２のデータバスのデータを読
み込み、レジスタ２４へ出力する。

レジスタ２４は、ライトストローブＷＲＳＴが供給され
た時レジスタ２３の出力データを読み込み、データＷＤ
Ｂ７−０として出力する。モードレジスタ２５は、スト
ローブ信号＄ＭＤが供給された時データＷ　Ｄ　Ｂ　５
−０　（データＷＤＢ７−０の下位６ビツト）を読み込
む６ヒツトのレジスタである。

（２−２）ＲＡＭアドレス形成部：第３図このＲＡＭア
ドレス形成部は、ドツトデータ（カラーコード）ＤＤ７
−０を変換して新たなドツトデータＤＤａ７−０とする
ブロックＢ１と、アドレスデータＲＷＡ７−０（８ビツ
ト）およびＢＡＩ−〇（２ビツト）を形成するブロック
Ｂ２とから構成され、各データは各々デュアルポートＲ
ＡＭｌ１（第４図）のアドレス端子ＡＴ　２　、ＡＴ　
ｌ　（ＡＴ　１−Ｉ、ＡＴＩ−０）へ供給されろ。

ブロック［３＋において、３０．３１は各々１１ピツト
のページレジスタ、３２はマルチプレクサである。この
マルチプレクサ３２は、その制御端子Ｃへ“１”信号が
供給された時、入力端＜１＞のデータを出力し、“０”
信号が供給された時は、入力端〈０〉のデータを出力す
る。３３は同期用レジスタ、３４は４ピツトのページマ
スクレジスタ、３５は同期用レジスタ、３６〜３９はマ
ルチプレクサである。また、ブロックＢ２において、４
Ｉは同期用レジスタ、４２はマルチプレクサ、１１３は
ワードカウンタ、４４はバイトカウンタである。これら
のカウンタ４３，４４は各々、ロード端子Ｉ、へ信号が
供給された時データＷＤＢ７−０．ＷＤＢ１−０を読み
込み、また、エネーブル端子ＥＮへ“ｌ”信号が供給さ
れている場合に、アップ端子ＵＰの信号をアップカウン
トする。また、バイトカウンタ４４のキャリイアウド信
号ＣＯがオアゲート４５の入力端へ供給されている。

（２−３）デュアルポートＲＡＭｌ１．第４図、第５こ
のデュアルポートＲＡＭＩＩは、カラーコードをカラー
データに変換するＬＵＴてあり、１０２４バイトのＲＡ
Ｍｌ１ａと周辺回路とから構成されている。第５図はＲ
ＡＭＩＩａの構成を示す図であり、このＲＡＭ１１ａの
Ｏ〜３番地には各々、カラーコード「０」に対応するＲ
　、Ｇ　、Ｂカラーデータおよびアトリビュートビット
（各８ビツト）が記憶され、４〜７番地には各々カラー
コード「ｌ」に対応するＲ　、Ｇ　、Ｂカラーデータお
よびアトリビュートビットが記憶され、・・・、１０２
０〜１０２３番地には各々カラーコードｒ２５５Ｊに対
応するＲ　、Ｇ　、Ｂカラーデータおよびアトリビュー
トビットが記憶されている。そして、デュアルポートＲ
ＡＭＩＩのアドレス端子ＡＴ２へ供給されるドツトデー
タＤＤａ７−０（カラーコード）に基づいて、対応する
Ｒ　、Ｇ　、Ｂカラーデータおよびアトリビュートビッ
トが読み出され、Ｒ，Ｇ、Ｂカラーデータが各々出力端
子Ｑ２〜Ｑ４からカラーデータＲＤ７−０．ＧＤ７−０
．ＢＤ７−０として出力され、また、アトリビュートヒ
ツトか出力端子Ｑ５がら出力される。この場合、ア］・
リビュートビットの第７．第６ヒツトがアトリビュート
データＡ　Ｄ　７　。

Ａ　Ｄ　６として出力されろ。なお、アトリビュートビ
ットの第５〜第０ビツトは、この実施例においては使用
されていない。また、アトリビュートビットの機能につ
いては後に説明する。

このように、第４図に示すデュアルポートＲ，，ＸＭｌ
ｌは、そのアドレス端子ＡＴ２にドツトデータＤＤａ７
−０を印加した場合に、Ｒ、Ｇ　、Ｂカラーデータおよ
びアトリビュートヒツトが読み出されるが、この読み出
しと全く独立して、ＲＡＭ　ＩＩａの書き込み／読み出
しをバイト単位で行うことができるようになっている。

すなイっち、このデュアルポートＲＡＭＩＩのアドレス
端子ＡＴＩヘアドレスデータ（１０ビツト）を印加し、
データ端子ＷＤＴへ８ビツトのデータを印加し、そして
、書き込み端子ＷＴへパルス信号を印加すれば、ＲＡＭ
１ｌａの書き込みが行なわれ、また、アドレス端子Ａ　
Ｔ　’１ヘアドレスデータを印加し、そして、読み出し
端子ＲＴヘパルス信号を印加すれば、該アドレスデータ
が示す番地内のデータが読み出され、出力端子Ｑｌから
出力される。前述したアドレスデータＲＷＡ７−０およ
びＢＡＩ−０は、上述した読み出し／書き込みの際のア
ドレスを指定ずろデータであり、アドレスデータＲＷＡ
　７−０がアドレス端子ＡＴ＋の上位８ビツトに、アド
レスデータＢＡＩ−０が下位２ビツトに各々印加される
。

（２−＝１）カラーデータ修飾回路１２ｒ、１２ｇ、ｌ
　２Ｉ）、第、・１図 このカラーデータ修飾回路１２ｒ〜＋２ｂは各々同一構
成の回路であり、カラーデータＲＤ７−０゜ＧＤ７−０
．ＢＤ７−０をアトリビュート信号ＡＳに応じて修飾し
、次いでこの修飾後のデータをアナログ信号に変換し、
カラー信号ＲＳ　、Ｇ　Ｓ　、ＢＳとして出力する。な
おアトリビュート信号ＡＳとは、アトリビュートデータ
ＡＤ７をレジスタ４６によって、１ドツトクロツクタイ
ミング（以下、単にタイミングという）遅延させた信号
である。

次に、カラーデータ修飾回路！２ｒにおいて、・１７ｒ
はカラーデータＲＤ７−０を１タイミング遅延させて出
力するレジスタ、４８ｒは上記信号ＡＳによって制御さ
れるマルチプレクサ、４９ｒは加算回路、５０ｒはデー
タ領域の色を決めるカラーデータが書き込まれるボーダ
レノスタでδうる。

５１ｒはマルチプレクサ、５２ｒはマルチプレクサ５１
ｒの出力をＩタイミング遅延させるレジスタ、５３ｒは
バッファ、５４ｒはゲート回路である。このゲート回路
５４ｒは、その制御端子Ｃに“Ｉ”信号が印加された特
開状態、“０”信号が印加され７一時閉状態となる。５
５ｒはＤ　Ａ　Ｃ（ディフタル／アナログ変換器）であ
り、このＤ　Ａ　Ｃ５５ｒの出ツノかアンプ５６ｒを介
して、カラー信号Ｒ８として出ツノされる。

（３）表示コントローラＩの動作 （３−１）ＣＰＵ２による書き込み時の動作ＣＰＵ２は
、表示処理に先立って表示コントローラｌ内の各レジス
タおよびデュアルポートＲＡＭｌｌの書き込みを行う。

この書き込み時には、ライトデコーダ２０（第２図）か
らストローブ信号が出力されろ。また、各レノ５スタ等
にはレジスタ番号が割り当てられている。このレジスタ
番号。

ストローブ信号、書き込みが行なわれるレジスタ等との
関係は次の通りである。

０　　＄ＭＷ・・・・・・デュアルポートＲＡ　Ｍ　１
１１＄ＭＤ・・・・・・モードレジスタ２５（第２図）
２　　＄ＷＡ・・・・・ワードカウンタ４３（第３図）
３　　＄ＢＡ・・・・・・バイトカウンタ４４（第３図
）４＄ＭＡ・・・・・・ページマスクレジスタ３４（第
３図） ５　＄ＰＯ・・・・・ページレジスタ３０（第３図）６
　＄Ｐ１・・・・・・ページレジスタ３１（第３図）７
　　ＳＢＲ・・・・・・データレジスタ５０ｒ（第４図
）８　　＄ＢＧ・・・・・データレジスタ５０ｇ（第４
図）９　　ＳＢＲ・・・・・・データレジスタ５０ｂ（
第４図）次に、書き込み時の動作を説明する。なお、イ
ンターフェイス７（第１図）には、ボートアドレスとし
て２アドレス割り当てられている。以下、これらのアド
レスをボートアドレスＰＡＯ，ＦＡＩとする。

（ｉ）レジスタ個別書き込み動作 この動作は、上述したレジスタ２５．４３．・５０ｂの
いずれか１つにデータを書き込む場合Ｊ）動作である。

この場合、ＣＰＵ２は、まずボートアドレスＰＡＯをア
ドレスバスに出力し、次いでレジスタ番号をデータバス
に出力し、そして、書キ込みパルスを出力する（以下、
第１の処理という）。

ボートアドレスＰＡＯが出力されると、インターフェイ
ス７がこれを検知し、信号ＡＯとして“０”を出力する
。次いで、書き込みパルスが出力されると、インターフ
ェイス７がリード／ライト信号ＷＲとして“ｌ”を出力
すると共に、書き込みパルスと同タイミングでパルス信
号Ｃ８を出力する。

パルス信号Ｃ８がインターフェイス７から出力されると
、この信号Ｃ６がレジスタ６０（第２図）のロード端子
りへ供給され、これにより、データバス上のレジスタ番
号がレジスタ６０に読み込まれ、ポインタカウンタ■９
の入力端へ供給される。一方、信号ＡＯが“０”、信号
ＷＲが“ｌ”になると、アンドゲート６１（第２図）が
開状態となり、パルス信号Ｃ８が同アンドゲート６１お
よび同期用レジスタ１７を介してポインタカウンタ１９
のロード端子りへ印加される。これにより、レジスタ６
０に読み込まれたレジスタ番号が、ポインタカウンタ１
９に読み込まれ、ライトデコーダ２０へ出力される。

次に、ＣＰＵ２はボートアドレスＦＡＩをアドレスバス
へ出力し、次いで書き込みデータをデータバスへ出力し
、そして、書き込みパルスを出力する（以下、第２の処
理という）。インターフェイス７は、ボートアドレスＦ
ＡＩを受け、信号ＡＯとして“ｌ”を出力し、また、書
き込みパルスを受け、リード／ライト信号Ｗｒ（とじて
“ｌ”を出力すると共に、パルス信号Ｃ８を出力する。

パルス信号Ｃ８が出力されると、データバス上のデータ
がレジスタ６０に読み込まれる。また、信号ＡＯ。

ＷＲが“ｌ”になると、アンドゲート６２が開状態とな
ｉつ、信号Ｃ８が同アンドゲート６２．レジスタ！７を
介して、ライトストローブＷＲＳＴとして出力される。

このライトストローブＷＲＳＴにより、レジスタ６０内
のデータがレジスタ２１１内に読み込まれ、この読み込
まれたデータがレジスタ２５．４３・・・へ供給される
。ま）−、ライトストローブＷＲＳＴが出力されると、
このストローブＷＲＳＴが出力されている間、ライトデ
コーダ２０がエネーブル状態となり、ポインタカウンタ
１９の出力に対応するストローブ信号＄Ｍｗ・・・がラ
イトデコーダ２０から出力される。これにより、同スト
ローブ信号が印加されるレジスタ２５．−１３・・・に
レジスタ２４内のデータが読み込まれる。

（ｉｉ）レジスタ連続書き込み動作 この動作は、複数のレジスタ２５．４３・・内にデータ
を連続して書き込む場合の動作である。この場合、ＣＰ
Ｕ２は、まず上記（１）で説明した処理によってモード
レジスタ２５（第２図）内に第１ビツトが“ｌ”となる
データを書き込む。これにより、同レジスタ２５から出
力される信号ＡＵＴ−ＩＮＣが“ｌ”となり、この“Ｉ
”信号がアンドゲートロ３（第２図左上）へ供給され、
同アンドゲート６３が開状態となる。次に、例えばレジ
スタ番号「・１′〜「９」の各レジスタ３４．３０・・
・５０ｂにデータを書き込む場合は、ＣＰＵ２か上記（
１）の処理によりレジスタ番号「４Ｂのレジスタ３４内
にデータを書き込む。この書き込みが路下した時点で、
ポインタカウンタＩ９内にはレジスタ番号「４」が保持
される。次にＣＰＵ２は、上記（１）の処理におけろ第
２の処理、すなわち、ポートアドレスＰＡ１め出力、レ
ジスタ番号「５」のレジスタ３０に書き込むべきデータ
の出力、書き込みパルスの出力を行う。これにより、イ
ンターフェイス７から信号ＡＯ，ＷＲとして“ｌ″が出
力されると共に、パルス信号Ｏ８が出力され、パルス信
号Ｃ８によって上記データがレジスタ６０に読み込まれ
る。次いで、ライトストローブＷ　ＲＳ　Ｔが出力され
、このライトストローブＷＲＳＴによって、レジスタ６
０内のデータがレジスタ２４に読み込まれる。

また、ライトストローブＷＲＳＴは、オアゲート６４、
アンドゲート６３．レジスタ１７を介してポインタカウ
ンタ１９のアップ端子Ｕ　Ｐへ供給され、これにより、
ポインタカウンタｔ９がインクリメントされ、そのカウ
ント出力がｒ５−１となり、こ、つカウント出力「５」
がライトデコーダ２０へ（供給される。この結果、ライ
トストローブ〜Ｖ　ＲＳ　Ｔのタイミングでライトデコ
ーダ２０からストローフ信号＄ＰＯが出力され、このス
トローブ信号＄ＰＯによってレジスタ２４内のデータが
レジスタ３０（第２図）内に読み込まれろ。

以下同様に、ＣＰＵ２が、上記第２の処理によってレジ
スタ３１．５０ｒ、５０ｇ、５０ｂ内に書き込むべきデ
ータを順次出力すると、これらのデータが順次各レジス
タに書き込まれる。

（ｉｉｉ）ＲＡＭ個別書き込み動作 この動作は、ＲＡＭ１１ａのいずれか１つの番地内にの
みデータを書き込む場合の動作である。

この場合、ＣＰＵ２はまずモードレジスタ２５の第５ビ
ツトに“０”を書き込む。これにより、信号Ｄ　Ｉ　Ｒ
，−ＲＤか“０”となる。信号Ｄ　Ｉ　Ｒ−ＲＤが“０
”になると、マルチプレクサ４２（第３図）の人ツノ端
子＜０＞のデータ、すなイっち、ワードカウンタ・１３
の出力データＷＡ　７−０が同マルチプレクサ・１２か
らデータＲＷＡ７−０として出力され、デュアルボー）
ＲＡＭＩＩへ供給される。次にＣＰＵ２は、ＲＡＭ１１
ａのデータ書き込みを行うべきア）・レスの下位２ビツ
トをバイトカウンタ４４に訂き込み、次いで上位８ビツ
トをワードカウンタ・１３に書き込む。これにより、同
アドレスがデュアルポートＲＡＭ１１のアドレス端子Ａ
ＴＩへ供給される。次にＣＩ）　Ｕ　２は、ポインタカ
ウンタ１９に「Ｏｊを書き込み（前記第１の処理）、次
いで、書き込みデータを出力する（第２の処理）。この
データは、−８レジスタ２４（第２図）内に書き込ま１
″′、、次いでストローブ信号＄ＭＷによってＲＡＭ１
１ａの当該番地内に書き込まれる。

（ｉｖ）ＲＡＭ連続書き込み動作 デュアルポートＲＡＭｊｌ内に連続してデータを書き込
む場合は、ＣＰＵ２が、まずモードレジスタ２５の第０
．第１．第５ビツトに各々“０”を書き込Ｃ０これによ
り、信号Ｆ　Ｉ　Ｘ−ＢＡ、ＡＩＪＴＩＮＣ，ＤＩＲＲ
Ｄが“０”となる。信号ＦＩＸ−ＢＡが“０”になると
、インバータ６６（第３図）の出力が“１”となり、バ
イトカウンタ４１１がエネーブル状態となり、また、オ
アゲート・１５かスルー状態となる。これにより、２個
のカウンタ４４．４３がＩＩのＩＯビットのアップカウ
ンタに構成される。また、信号ＤＩＲ−ＲＤが“０“に
なると、マルチプレクサ４２（第３図）の入力端子〈０
〉のデータが同マルチプレクサ４２から出力されろ。次
にＣＰＵ２は、スタートアドレスの下位２ビツトをバイ
トカウンタ・１４に書き込み、次Ｌ・で上位８ビツトを
ワードカウンタ４３に？ｊＴＪ込ε゛。

例えば、ＲＡＭ１１ａの全エリア（１０２４バイト）に
データを書き込む場合（以下、この場合で説明する）は
、カウンタ４４，４３に各々データ「０」を書き込む。

次にＣＰＵ２は、ポインタカウンタ１９に「０」を書き
込み、次いでＲ，ＡＭｌｌａの第０番地に書き込むべき
データを出力する。このデータは、一旦レジスタ２・１
（第１図）内に書き込まれ、次いてストローブ信号＄Ｍ
ＷによってＲＡＭＩＩａの第０番地に書き込まれる。ま
た、ストローブ信号＄ＭＷはオアゲート６７（第３図）
を介してレジスタ４４．４３の各アップ端子ＵＰへ供給
されろ。これ（こより、カウンタ４４，４３＋こよって
構成される１０ピツトのカウンタがインクリメントされ
ろ。以下、ＣＰＵ２はＲＡＭ１ｌａの第１番地、第２番
地・・・に書き込むべきデータを、前述した第２の処理
によって順次出力する。これにより、ＲＡＭ１１ａの各
番地内に順次データが書き込まれ、また、上述したＩＯ
ビットのカウンタが順次インクリメントされる。

（３−２）ＣＰＵ２による読み出し時の動作ＣＰＵ２は
、レジスタおよびデュアルポートＲＡＭ１１内のデータ
を、随時、画像表示と無関係に読み出すことができる。

この読み出し時には、リードデコーダ２１（第２図）か
らストローブ信号＄ＭＲ・・・が出力される。また、読
み出し可能なデータには予めデータ番号が割り当てられ
ている。

このデータ番号、ストローブ信号、読み出しデータの関
係は次の通りである。

０＄ＭＲ・・・・・・デュアルレへ−トＲ６八Ｍｌｌ内
のデータ Ｉ　　ＳＳＴ・・・・・スティタスデータ２　　＄１１
Ｒ・・・・・・データレジスタ５２ｒ（第１１図）内の
データ ３　　＄１”ｔＧ・・・・・・データレジスタ５２ｇ（
第・１図）内のデータ ４　　＄ＲＢ・・・・・・データレジスタ５２ｂ（第４
図）内のデータ ここで、スティタスデータとは、信号Ｄ　Ｔ　Ｍ　Ｇ（
第２図下部）、Ｐ　Ｇ　−Ｓ　Ｅ　Ｌ　（第３図左部）
、ＢＬＡＮＫ３（第４図下部）の各状態を示すデータで
あり、これらの信号はバッファ２２（第２図）の入力端
へ印加されている。

次に、読み出し時の動作を説明する。

（１）データ個別読み出し動作 この動作は、データ番号「１」〜「４」のデータの内の
いずれか１つを読み出す場合の動作である。

この場合、ＣＰＵ２は、まず前述した第１の処理により
ポインタカウンタ１９内にデータ番号を書き込む。次に
、ボートアドレスＦＡＩをアドレスバスへ出力した後、
読み出しパルスを出力する（以下、第３の処理と言う）
。ポートアドレスＦＡＩが出力されると、インターフェ
イス７が信号ＡＯとして“１”を出力し、また、読み出
しパルスが出力されると、インターフェイス７が信号Ｗ
Ｒとして“０”を出力すると共に、読み出しパルスと同
タイミングでパルス信号Ｃ８を出力する。信号ＡＯが“
ｌ”、信号ＷＲが“０”になると、第２図に示すアンド
ゲート６９が開状態となり、パルス信号Ｃ５が同アンド
ゲート６９を通して出力される。これにＪ：す、バッフ
ァ２７がスルー状態となる。また、アンドゲート６９を
通過したパルス信号は、同期用ＤＦＦ　１８を介して、
リードストローブＲＤＳＴとして出力され、リードデコ
ーダ２１へ印加されろ。これにより、ポインタカウンタ
１９内のデータ番号に対応するストローブ信号が同リー
ドデコーダ２１から出力される。そして、例えばストロ
ーブ信号＄ＳＴが出力された場合は、バッファ２２がス
ルー状態となり、スティタスデータがバッファ２２．２
１を介してＣＰＵ２のデータバスへ出力される。また、
例えばストローブ信号ＳＲＲが出力された場合は、第４
図のバッファ５３ｒがスルー状態となり、レジスタ５２
ｒ内のデータ（Ｒカラーデータ）が同バッファ５３ｒ、
バツフア２７を介してＣＰＵ２のデータバスへ出力され
る。

ＣＰＵ２のデータバスへ出力されたデータは所定のタイ
ミングでＣＰＵ２に読み込まれろ。

（ｉｉ）データ連続読み出し動作 この動作は、ＣＩ）　Ｕ　２がデータ番号臼」〜［，１
ゴのデータの内の複数のデータを連続して読み出す場合
の動作である。この動作は、前述したレジスタ連続書き
込み動作とほぼ同じであり、したがって、詳しい説明は
省略する。この場合、ＣＰＵ２が、まずモードレジスタ
２−５の第１ビツトに“！”を書き込み、次いで、ポイ
ンタカウンタ１９に最初のデータ番号を書き込み、以後
、上述した第３の処理を繰り返す。これにより、各デー
タが順次ＣＰＵ２のデータバスへ出力される。

（ｉｉｉ）ＲＡＭデータ個別読み出し動作デュアルポー
トＲＡＭＩＩ内のデータの内のいずれかを１つを読み出
す場合は、ＣＰｔＪ２が、まずモードレジスタ２５の第
５ビツトに“０”を書き込み、次いで、ワードカウンタ
・１３．バイトカウンタ４４（第３図）内にＲＡＭ１１
ａのアドレスを書き込む。次に、ポインタカウンタ１９
にデータ番号「０」を書き込み、次いて第３の処理を行
う。

この第３の処理により、リードデコーダ２＋（第２図）
からストローブ信号＄ＭＲが出力され、デュアルポート
ＲＡＭＩＩのリード端子ＲＴへ供給される。これにより
、レジスタ４３．４４の出力が示す番地内のデータが読
み出され、出力端子Ｑ１から出力され、この出力された
データがバッファ２７を介してＣＰＵ２のデータバスへ
送られる。

（ｉｖ）ＲＡＭデータ連続読み出し動作この場合、ＣＰ
Ｕ２は、前述したｒＲＡＭＲＡＭ１１ａ動作」の場合と
同様に、まずモードレジスタ２５の第０．第１．第５ビ
ツトに各々“Ｏ”を書き込み、次に、スタートアドレス
の下位２ビツトをバイトカウンタ４４に、上１ケ８ヒツ
トをワードカウンタ４３に書き込む。次に、ポインタカ
ウンタ１９にデータ番号「０」を書さ込み、以後、第３
の処理を繰り返し行う。この第３の処理の繰り返しによ
り、ストローブ信号＄ＭＲが繰り返し出力され、このス
トローブ信号＄ＭＲによりレジスタ４３．４４からなる
１０ビツトのカウンタが逐次インクリメントされる。こ
れにより、デュアルポートＲＡＭＩＩ内のデータがバイ
ト単位で順次読み出され、バッファ２７を介してＣＰＵ
２のデータバスへ出力される。

（ｖ）ＲＡＭデータ選択読み出し動作 この動作は、第５図に示すＲＡＭ１１ａ内のＲカラーデ
ータのみ、またはＧカラーデータのみ、またはＢカラー
データのみ、またはアトリビュートビットのみを連続的
に読み出す場合の動作である。この場合、ＣＰｔＪ２は
、まずモードレジスタ２５の第０．第１．第５ビツトに
各々“１”、“ｌ“、“Ｏ”を書き込む。これにより、
信号ＦＩＸ−ＢＡ。

ＡＵＴ−Ｉ　ＮＯが“Ｉ”、信号ＤＩＲ−ＲＤが０”と
なる。信号ＦＩＸ−ＢＡが“１”になると、インバータ
６６（第３図）の出力が“０”信号となり、この“０”
信号がバイトカウンタ４４のエネーブル端子ＥＮへ供給
される。これにより、以後バイトカウンタ４４のアップ
端子へパルス信号が供給されて乙、バイトカウンタ４４
のアップカウントが行なわれず、バイトカウンタ４４の
出力が一定値に保たれろ。また、信号ＦＩＸ−ＢＡが“
Ｏ”信号になると、オアゲート４５（第３図）の出力が
“ｌ”信号となり、この“Ｉ”信号がワードカウンタ４
３のエネーブル端子ＥＮへ出力される。これにより、以
後ワードカウンタ４３が単独で８ビツトのカウンタとし
て動作し、そのアップ端子ＵＰへ供給されるパルス信号
をアンプカウントする。また、信号Ａ［ＪＴ−ＩＮＣが
“１”になると、アンドゲート６３（第２図）が開状態
となり、信号ＤＩＲ−ＲＤか“０”になると、ワードカ
ウンタ４３の出力が、マルチプレクサ４２（第３図）か
ら出力される。

次に、ＣＰ　Ｕ　２は、バイトカウンタ４４に、涜み出
すべきデータの種類に対応する数値を書き込む。すなわ
ち、Ｒカラーデータを読み出す場合は「０」を、Ｇカラ
ーデータを読み出す場合は「Ｉｊを、Ｂカラーデータを
読み出す場合は「２」を、アトリビュートビットを読み
出す場合は「３」を各々書き込む（第５図参照）。次に
ＣＰＵ２は、スタートアドレスをワードカウンタ４３に
書き込み、次いでポインタカウンタ１９に「０」を書き
込む。以後、前述した第３の処理を繰り返し行う。この
第３の処理の繰り返しにより、ワードカウンタ４３がｌ
上次インクリメントされ、バイトカウンタ・１・１の出
力（アドレスデータＢＡ＋−０）によって決まるデータ
のみがＲＡＭ１１ａから順次読み出される。

（ｖｉ）外部アドレスデータに基づ＜　ＲＡＭ読み出し
動作 モードレジスタ２５の第５ヒツトに１″を書き込むと、
信号ＤＬＲ−ＲＤが“Ｉ”信号となり、マルチプレクサ
４２の入力端子＜１＞のデータが、同マルチプレクサ４
２から出力される。したがって、この場合、端子Ｔ７（
第１図、第３図）ヘアドレスデータを供給すると、その
アドレスデータが同期用レジスタ４１．マルチプレクサ
４２を介してデュアルポートＲＡＭＩＩへ供給される。

すなわち、外部アドレスデータに基づくデータ読み出し
が可能となる。

（３−３）基本表示動作 表示コントローラｌの最も基本的な動作は、ＶＤＰ４（
第１図）から出力されるドツトデータＤＤ７−０をＲ，
Ｇ、Ｂカラーデータに変換し、次いでこれらのカラーデ
ータをアナログカラー信号ＲＳ。

Ｇ　Ｓ　、Ｂ　Ｓに変換し、ＣＲＴ表示装置８へ出力す
ることである。以下、この場合の動作について説明する
。

この場合、ＣＰＵ２は、まずモードレジスタ２５の第２
ビツトに“ビを書き込む。これにより、信号ＤＩＳ’Ｐ
−ＥＮＢが“ｌ”信号となり、アンド’ｆ　−ドア　１
　（第２図）が開状態となる。次にページマスクレジス
タ３４（第３図）に４ビツトのデータ「０」を書き込む
。これにより、マルチプレクサ３６〜３９の各制御端子
Ｃへ“０”信号が供給され、同期用レジスタ３３の出力
がマルチプレクサ３６〜３９を通して出力される。すな
わち、この場合、ドツトデータＤＤ７−０が同期用レジ
スタ３３゜３５を介して、ドツトデータＤＤａ７−０と
してデュアルポートＲＡＭＩＩのアドレス端子ＡＴ２へ
印加される状態となる。次に、デュアルポートＲＡＭＩ
ＩにＲ，Ｇ、Ｂカラーデータを書き込み、また、各アト
リビュートビットとして“Ｏ・・・０“（８ビツト）を
書き込む。次に、データレジスタ５０ｒ。

５０ｇ、５０ｂ（第４図）に各々データ領域の色を指定
するカラーデータを書き込む。次にＣＰＵ２は、ＶＤＰ
４を介してＶｒ（ＡＭＳ内にドツトデータ（カラーコー
ド）、を書き込み、そして、ＶＤＰ４ヘスタート指令を
出力する。　ＶＤＰ４は、このスタート指令を受け、以
後ＶＲＡＭ５からドツトデータを読み出し、読み出した
ドツトデータをドツトデータＤＤ７−０として表示コン
トローラ１の端子Ｔ２へ逐次出力する。また、このドツ
トデータＤＤ７−０の出力と並行して、同期信号ＳＹＮ
・■、ブランキング信号ＢＬＡＮＫ、ディスプレイタイ
ミング信号ＤＴＭＧ、ドツトクロックＤＣＬＫを各々表
示コントローラ１の端子Ｔ　３　、Ｔ　４　、Ｔ　５　
。

ＴＩ７へ出力する。

表示コントローラ！の端子Ｔ２へ供給されたドツトデー
タＤＤ７−０は、レジスタ３３．３５（第３図）および
マルチプレクサ３６〜３９（上位４ビツト）を介して、
ドツトデータＤＤａ７−０としてデュアルホードＲＡＭ
ＩＩのアドレス端子ＡＴ２へ印加される。これにより、
デュアルポートＲＡＭ　１１の出ツノ端子Ｑ２〜Ｑ４か
ら各々、ドツトデータＤＤａ７−０に対応するＲ、Ｇ、
ＢカラーコータＲＤフ−０，ＧＤ７−０．ＢＤ７−０お
よびアトリビュートデータＡＤ７．ＡＤ６（共に“０”
）が出力されろ。そして、カラーデータＲＤ　７−０は
、１タイミング遅延用のレジスタ４７ｒを介して、加算
回路４９ｒの一方の入力端へ印加される。この時、マル
チプレクサ４８ｒの制御端子Ｃには、アトリビュート信
号ＡＳ“０”が印加されており、したがって、マルチプ
レクサ４８ｒから、その入力端子く０〉のデータ「０ゴ
が出力されている。この結果、加算回路４９ｒの出力は
、レジスタ４７ｒの出力と同一のカラーデータとなり、
このカラーデータがマルチプレクサ５１ｒの入力端子＜
１＞へ供給される。

このマルチプレクサ５１ｒは、画像表示期間においては
加算回路４９ｒから出力される画像表示用のカラーデー
タを出力し、それ以外の期間においては、ルーダレジス
タ５０ｒ内のボーダ色用のカラーデータを出力するもの
である。すなわち、ＶＤＰ４から出力されるディスプレ
イタイミング信号ＤＴＭＧ（画像表示期間を示す信号）
は、ＤＦＦ７２（第２図下部）によってドツトクロック
ＤＣＬＫと同期がとられ、ＤＦＦ７３によって１タイミ
ング遅延され、アンドゲート７１を介してマルチプレク
サ５１ｒの制御端子Ｃへ供給される。これにより、画像
表示期間においては加算回路４９ｒから出力されるカラ
ーデータが、それ以外の期間においてはレジスタ５０ｒ
内のカラーデータがマルチプレクサ５１ｒから出力され
、レジスタ５２ｒへ供給される。レジスタ５２ｒは、マ
ルチプレクサ５ｆｒから出力されるカラーコ−ドを１タ
イミング遅延させてゲート回路５４ｒへ供給する。

ゲート回路５４ｒは信号ＢＬＡＮＫ３によって開閉制御
される回路である。ここで、信号ＢＬＡＮＫ３は、第４
図下部に示すように、ＶＤＰ４から出力されるブランキ
ング信号ＢＬＡＮＫ（画面表示期間を□示す信号）を同
期用レジスタ７５によってドツトクロックＤＣＬＫと同
期させ、遅延用レジスタ４６．７６によって２タイミン
グ遅延させた信号であり、したがって、ゲート回路５４
ｒは、画面表示期間において開となり、レジスタ５２ｒ
内のカラーデータをＤＡＣ５５ｒへ出力する。なお、ド
ツトデータＤＤ７−０は、タイミング的には、第３図の
レジスタ３３．３５によって同期がとられ、第４図のレ
ジスタ４７ｒ、５２ｒによって２タイミング遅延されて
ゲート回路５４ｒへ印加される。したがって、ドツトデ
ータＤＤ７−０がカラーデータに変換されてゲート回路
５４ｒに印加されるタイミングと、ブランキング信号Ｂ
ＬＡＮＫが信号Ｂ　Ｌ　ＡＮＫ　３として出力されるタ
イミングと同じである。ゲート回路５４ｒを通過したカ
ラーデータは、ＤＡＣ５５ｒにおいてアナログカラー信
号に変換され、ア：／プ５ｆ３ｒを介してカラー信号Ｒ
ＳとしてＣＲ’ｒ表示装置８へ出力さＡ”−る。

以上が、カラーデータＲＤ７−０かカラー信号ＲＳに変
換される過程である。カラーデータＧＤ７−０．ＢＤ７
−０も全く同様の過程によって、カラー信号Ｇ　Ｓ　、
Ｂ　Ｓに変換されろ。

他方、ＶＤＰ４から出力された同期信号ＳＹＮ・■は、
レジスタ７５（第４図下部）によって同期がとられ、レ
ジスタ４６．７６によって２タイミング遅延され、アン
プ７８を介して同期信号Ｓ　”／Ｎ−０としてＣＲＴ表
示装置８へ出力される。そして、上述したカラー信号ｒ
（Ｓ　、Ｇ　Ｓ　、Ｂ　Ｓおよび同期信号ＳＹＮ・０に
基づいてＣＲＴ表示装置８における画像表示が行なわれ
る。

（３−４）ブリンク表示動作 この動作は、上述した基本表示動作に基づいて表示され
ている画像をブリンクさ仕る場合の動作である。この場
合、ＣＰＵ２は、ページレジスタ３０．３１（第３図）
に各々、第１．第２のデータ（各４ビツト）を書き込み
、次に、モードレジスタ２５の第４ビツトに“Ｉ”を書
き込み、次いでページマスクレジスタ３４にデータ“１
，１，１．１”を書き込む。モードレジスタ２５の第４
ビツトに“■”が書き込まれると、信号ＰＧ−ＥＮＢが
“１”信号となり、この“ｌ”信号がアンドゲート７５
（第３図左部）の第１入力端へ供給される。このアンド
ゲート７５の第２入力端へは、ＶＤＰ４から出力される
信号ＰＧ−８ＥＬ（０，５秒”［”、０，５秒“０”と
なる信号）が、同期用ＤＦＦ７６を介して供給されてい
る。したがって、信号ＰＧ−ＥＮＢが“Ｉ”信号になる
と、アンドゲート７５から０゜５秒“１”、０．５秒“
０”の信号がマルチプレクサ３２の制御端子Ｃへ出力さ
れ、これにより、マルチプレクサ３２から、ページレジ
スタ３０内の第１のデータ、ページレジスタ３１内の第
２のデータが０５秒おきに交互に出力される。そして、
出力されたデータがマルチプレクサ３６〜３９の入力端
子＜１＞へ印加される。次に、ページマスクレジスタ３
４に“１，１，１，１”が書き込まれると、マルチプレ
クサ３６〜３つの各制御端子Ｃへ“ｌ“信号が供給され
ることから、ドツトデータＤＤ７−０の上位４ビツトに
代えて、ページレジスタ３０．３１内の第１．第２のデ
ータが交互にマルチプレクサ３６〜３９から出力され、
ドツトデータＤＤ７−〇の下位４ビツトと共に、トソト
データＤＤａ７−０としてデュアルポートＲＡＭＩＩの
アドレス端子ＡＴ２へ出力される。すなわち、ドツトデ
ータＤＤａ７−０か０．５沙ごとに変化することになり
、したがって、表示画像かブリンクする。

また、ページマスクレジスタ３１１内に、例えば“１，
１，０．０”を書き込んだ場合は、ドツトデータＤＤａ
７−０の上位２ヒツトのみをページレジスタ３０．３１
内のデータに変えろことがでさ、また、例えばページマ
スクレジスタ３４内に１゜０．０．０”を書き込んだ場
合は、ドツトデータＤＤａ７−０の最上位ビットのみを
変えることができる。すなわち、ページマスクレジスタ
３４内のデータを変えることによって、ブリンク時の表
示色を種々変えろことが可能となる。

（３−５）カラーデータ修飾動作 この表示コントローラ１は、デュアルポートＲＡ〜Ｉｌ
ｌのアトリビュートビットの第７ビツトに“ｌ”を書き
込んでおくことにより、ＶＲＡＭ４の書き換えを行うこ
となくカラーデータＲＤ７−０゜ＧＤ７−０．ＢＤ７−
０を変化させることができる。以下、この場合の動作を
説明する。

いま、例えばあるカラーコードＫｌに対応するアトリビ
ュートビットの第７ビツトに“ｌ”を書き込んだとする
。この場合、ドツトデータＤＤａ７−〇として、カラー
コードＫｌがデュアルポートＲＡＭＩＩのアドレス端子
ＡＴ２へ印加されると、デュアルポートＲＡＭＩＩから
カラーコードに１に対応するカラーデータＲＤ７−０．
ＧＤ７−０゜ＢＤ７−０が各々出力されると共に、アト
リビュートデータＡＤ７として“ｌ”が出力される。そ
して、次のドツトクロックＤＣＬＫによって、これらの
カラーデータがレジスタ４７ｒ、４７ｇ、４７ｂに読み
込まれろと共に、アトリビュートデータＡＤ７“１”が
レジスタ４６に読み込まれ、これにより、アトリビュー
ト信号ＡＳが“ｌ”信号となる。

アトリビュート信号ＡＳが“ｌ”信号になり、この“ｌ
”信号がマルチプレクサ４８ｒの制御端子Ｃへ印加され
ると、レジスタ５２ｒ内のカラーデータがマルチプレク
サ４８ｒを介して加算回路４９ｒへ供給され、これによ
り、加算回路４９ｒから、−レジスタ４７ｒ内のカラー
データと、レジスタ５２ｒ内のカラーデータとを加算し
た新たなカラーデータが出力される。ここで、レジスタ
５２ｒ内のカラーデータは、レジスタ４７ｒ内のカラー
データよりｌドツトクロックＤＣＬＫ前に表示されるド
ツトの色を決めるデータである。したがって、レジスタ
４７ｒ内のカラーデータにレジスタ５２ｒ内のカラーデ
ータを加算するということは、レジスタ４７ｒ内のカラ
ーデータに、１ドツトクロツクＤＣＬＫ前に表示される
ドツトのカラーデー夕を加算することを意味する。

以上がカラーデータＲＤ７−０についての修飾動作であ
る。カラーデータＧＤ７−０．ＢＤ７−０についても、
アトリビュート信号ＡＳが“１”の場合に、同様の修飾
が行なイつれる。

「発明の効果」 以上説明したように、この発明によれば、プリンクデー
タが書き込まれる第１．第２のレジスタと、前記第１．
第２のレジスタの出力を交互に出力する第１の選択手段
と、前記第１の選択手段の出力の内の複数ビットを選択
し、この選択した複数ヒツトを表示すべきカラーコード
の対応するビットと入れ換えて出力する第２の選択手段
と、前記第１の選択手段の出力の内のどのビットを選択
ずろかを指定する第３のレジスタとを設けたので、上記
第３のレジスタ内のデータを変更することにより、ブリ
ンク時の表示色を種々変えることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示コントローラ１
を用いたカラーディスプレイ装置の構成を示すブロック
図、第２図〜第４図は各々表示コントローラｌの詳細を
示す回路図であり、第２図は制御部の構成を示す図、第
３図はＲＡＭアドレス形成部の構成を示す図、第４図は
デュアルポートｒ（ＡＭｌｌおよびカラーデータ変換回
路１２ｒ。 １２ｇ、１２ｂの構成を示す図、第５図はデュアルポー
トＲＡＭＩＩ内に設けられてい、るＲＡＭＩＩａの構成
を示す図である。 １・・・・・・表示コントローラ、１１・・・・・・デ
ュアルポートＲＡＭ、　　ｌ　２ｒ、Ｉ　２ｇ、Ｉ　２
ｂ−＝・カラーデータ変換回路、３０．３１・・・・・
・ページレジスタ、３２゜３６〜３９・・・・・・マル
チプレクサ、３４・・・・・・ページマスクレジスタ。 第５図 ＲＷＡ７−０ １ａ 番辻 舎 ！ ■ 「 ［０２１ ［０２２

Claims (1)

1. 【特許請求の範囲】 （ａ）供給されるカラーコードをカラーデータに変換し
   、これらのカラーデータをさらにアナログカラー信号に
   変換して出力する表示コントローラにおいて、 （ｂ）カラー変更データが書き込まれる第１、第２のレ
   ジスタと、 （ｃ）前記第１、第２のレジスタの出力を交互に出力す
   る第１の選択手段と、 （ｄ）前記第１の選択手段の出力の内の複数ビットを選
   択し、この選択した複数ビットを前記供給されたカラー
   コードの対応するビットと入れ換えて出力する第２の選
   択手段と、 （ｅ）前記第１の選択手段の出力の内のどのビットを選
   択するかを指定する第３のレジスタと を具備してなる表示コントローラ。