JPS5837688A - リフレツシユメモリのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、リフレッシュメモリのアクセス方式、特にマ
イクロプロセッササイクルとＯＩＬ　Ｔコントローラサ
イクルとの時分割でマ・ｆクロプロセッサとＯＲＴコン
トローラとが交互にリフレッシ−メモリ（ＯＲＴバッフ
ァ）をアクセスするリフレッシュメモリのアクセス方式
において、マイクロプロセッサが０ＩＬＴコントローラ
サイクルの期１１１［中にリフレッシュメモリに対し円
−込みのアクセスを要求したとき、当該マイクロプロセ
ッサが停止されることなくデータ転送を可能に構成した
リフレッシュメモリのアクセス方式に関するものである
。

従来、画面をリフレッシュしようとするＣＲＴコントロ
ーラと、画像データを更新しようとするマイクロプロセ
ッサとがリフレッシュメモリを同時にアクセスするとき
に発生するＯＲＴディスプレイ装置におけるリフレッシ
ュメモリの競合は、ビデオＴＬ　Ａ　Ｍによる方法とＤ
ＭＡ（旧ｒｅｃｔ　ｍｅｍ。

−ｒｙ　ａｃｃｅｓｓ　）　による方法によって処理さ
れてきた。マルチプレクス回路とトライステートバッフ
ァによってＯＲＴコントローラとマイクロプロセッサと
がリフレッシュメモリを共有するビデオＲＡＭの方法で
は、マイクロプロセッサがアクセスする際、リフレッシ
ュメモリはＯＲＴコントローラから切離され画面」二に
縞やテラつきが現われる欠点があった。

一方リフレッシュメモリがマイクロプロセッサのメモリ
空間に庁在するＤＭＡによる方法では、ＣＲＴコントロ
ーラがリフレッシュメモリにアクセスを要求する度にマ
イクロプロセッサが強制的に停止させられてしまい、マ
イクロプロセッサの処３ＭＩ速度が遅くなる欠点があっ
た。

本発明は、上記の欠点を解決することを［１的としてお
り、マイクロプロセッサとリフレッシュメモリとの間に
転送されるべき画像データを格納するデータバッファ及
びそのアドレスを格納するアドレスレジスタを設け、０
ＩＬＴコントローラがリフレッシュメモリにアクセスを
要求しているＯ几Ｔコントローラサイクルの期間中に、
マイクロプロセッサがリフレッシュメモリに対し更新さ
れるべき画像データの書込みのアクセスを要求したとき
、当該画像データを上記データバッファへ転送しておき
、次のマイクロプロセッササイクルが到来したとき上記
データバッファに格納された上記更新されるべき画像デ
ータをリフレッシュメモリに書込むことにより、画面上
の縞やテラつきの防止をはかり、かつマイクロプロセッ
サの停止を回避したリフレッシュメモリのアクセス方式
を提供することを目的としている。そしてそのため本発
明のリフレッシュメモリのアクセス方式はリフレッシュ
メモリと、当該リフレッシュメモリの画像データを更新
させるマイクロプロセッサと、上記リフレッシュメモリ
に格納された画像データを周期的にアクセスして画面の
表示をリフレッシュするＯＲＴコントローラとを備え、
マイクロプロセッササイクルとＯＲＴコントローラサイ
クルとの時分割でマ・ｆクロプロセッサとＯＲＴコント
ローラとが交互に」１記リフレッシュメモリをアクセス
するりフレッシェメモリのアクセス方式において、マイ
クロプロセッサとりフレッシ二メモリとの間に転送され
るべき画像データを格納するデータバッファ及びそのア
ドレスのデータを格納するアドレスレジスタと、上記マ
イクロプロセッサまたはＯＲＴコントローラサイクルに
対応して上記データバッファ及びアドレスレジスタを制
御する制御装置と、上記リフレッシュメモリを構成する
ＲＡＭチップの選択信号を出力するデータセレクタとを
備え、マイクロプロセッサが上記ＯＲＴコントローラサ
イクルの期間中にリフレッシュメモリに対し書込みのア
クセスを要求したとき、当該マイクロプロセッサが停止
されることなく更新されるべきＩＩ！ｌｌ像データの転
送ができるように構成したことを特徴としている。以下
図面を参照しながら説明する。

第１図はりフレッシェメモリのアクセスサイクルを説明
する説明図、第２図は本発明に係るリフレッシュメモリ
のアクセス方式の一実施例構成、１８３図はりフレッシ
ェメモリにＯＲＴバッファが複数個設けられた場合の一
実施例構成を示している。

第１図のリフレッシュメモリのアクセスサイクルを説明
する説明図において、リフレッシュメモリに対し画像デ
ータを更新しようとするマイクロプロセッサと画像デー
タを周期的にアクセスして画面の表示をリフレッシュし
ようとするＯＲＴコントローラとが時分割方式で交互に
アクセスを行なう。そしてこのサイクルを切換える切換
制御信号は図示されていない同期信号発生回路のドツト
カウンタから作られる。８ドツト（１バイト）のクロッ
クをもってマイクロプロセッサと０几Ｔコントローラの
りフレッシェメモリに対するアクセスの１サイクルとな
し、前半４ドツトの半サイクルはマイクロプロセッサが
アクセスする帰利をもつマイクロプロセッササイクルで
あり、後半４ドツトの半サイクルは０ＩｔＴコントロー
ラがアクセスする権不１１をもつ０１ｌＬＴコントロー
ラ・す・イクルとなっている。

ＯＩｔ　Ｔコントローラは」−記後半のＯＲＴコントロ
ーラナイクルの間に次に表示すべき８ドツト分の画像デ
ータをリフレッシュメモリからＥ胃４１　Ｌ画面」―の
ＩＩＩＩｌ像のリフレッシュを行なう１．従がって、Ｏ
Ｒ’ｌ’コントローラはマイクロプロセッサがリフレッ
シュメモリをアクセスする権利をもっマイクロプロセッ
ササイクルの期間中に上記リフレッシュメモリに対しア
クセスすることはなく、必ず上記ＯＩｔ　ｉ”コントロ
ーラサイクルでＩ＋！１．１像のリフレッシュが行なわ
れ、圃面−にに縞が生じたりテラつきが現われたりする
ことはない。

一方マイクロブロセノサはメモリｄ用御信号とクロック
が同期していないため、即ち画像データな史′４Ｊｒさ
せるマイクロプロセッサのリフレッシュメモリに対する
アクセス要求タイミングと上記マイクロプロセッササイ
クルヘ切漁える切換、１．ｌＩ側１信号のタイミングが
同期していないため、例えば０１１゜Ｔ′：７ントロ一
ラナイクル期間中の５ドツトクロック時（二上記マイク
ロブロセッリ′からリフレッシュメモリのアクセス要求
が発生したとき、後に説明するデータバッファ及びアド
レスレジスタにＩｆ！、ｌｆ　ｆψデータ及びそのアド
レスのデータを転送して：Ｉｄき、次のマイクロプロセ
ッササイクルになったとき」１記データバッファに格納
された可断されるべき（１ｕ１像データをリフレッシュ
メモリ（＝転送し轡換えるようにしている。このように
してＯＲＴコントローラサイクルの期間中にマイクロプ
ロセッサからのリフレッシュメモリに対するアクセス快
求を処理し、マイクロプロセッサの停止が回避されるよ
う（二している。

第２図は本発明に係るリフレッシュメモリのアクセス方
式の一実施例構成を示しており、図中、符号１はマイク
ロプロセッサ、２はリフレッシュメモリ、３は□ＲＴコ
ントローラ、４はアドレスレジスタ、５はデータバッフ
ァ、６はデータバッファ、７はアドレスデコーダ、８は
制御装置、９はチップセレクトレジスタ、１０はデータ
セレクタ、１１はアドレスバッファ、１２は並列−直列
変（９器をそれぞれ表わしている。

マイクロプロセッサ１はリフレッシュメモリ２に対し画
像データの転送を要求するものである。

リフレッシュメモリ２は一般に０几Ｔバツフアと鱈われ
ており、ＯＲＴ表示装置の一画面分の画像データを格納
するＲＡＭであり、当該リフレッシ−メモリ２に対しに
記マイクロプロセッサ１が更新されるべき画像データの
転送を要求してアクセスしたり、当該リフレッシュメモ
リ２（二格納されている画像データを続出して画面をリ
フレッシュするためＯＲＴコントローラ３がアクセスす
ることに基づキ、マイクロプロセッサ１とＯ几Ｔコント
ローラ３とが競合するメモリである。

０ＩＬＴコントローラ３はリフレッシュメモリ２に格納
された画像データを順次アクセスすると共に、弗１図で
説明したマイクロプロセッササイクルと（ＪＩＬＴコン
トローラサイクルとの切換制御を行なう切換制御信号を
出力し、上記リフレッシュメモリ２から読出された画像
データを並列−直列変換器１２を経て信号処理を行ない
、ビデオ信号として出力する制御装置である。

制御装置８はアドレスレジスタ４、データバッファ５，
６、チップセレクトレジスタ９等の書込み或は読出しの
各タイミングを制御する制御装置である。

データセレクタｌＯは上記切換制御信号に従いチップセ
レクトレジスタ９または０几Ｔコントローラ３からの信
号を交互に選択してリフレッシュメモリ２のＲＡＭ？ツ
ブを指定する信号を出力するものである。

次に本発明に係るリフレッシュメモリのアクセス方式の
動作を説明すれば次の如くである。

マイクロプロセラｆ１が０ｒＬＴコントローラサイクル
の期間中にリフレッシュメモリ２に対し画像データの更
新を求めてアクセスしようとした場合、制御装［８から
アドレスレジスタ４、データバッフ７６にそれぞれ制御
信号が送られる。これにより更新されるべき上記画像デ
ータがデータノ（ッファ６に転送され、そのアドレスの
データがアドレスレジスタ４に格納される。

時間が経過し−１−ｇｏＲＴコントローラサイクルが終
りマイクロプロセッササイクルになると、ＣＲＴコント
ローラ３からデータセレクタ１０に対し切換制御イハ号
が出され、チップセレクトレジスタ９にセットされたイ
）１号、即ちリフレッシュメモリ２　Ｅ　Ｉｔ　Ａ　Ｍ
選択化ｆ号がデータセレクタ１０から出力される。従が
ってリフレッシュメモリ２にはアトｌ／スレジメタ４に
格納されているアドレスでデータバッファ６に格納され
ている内容、即ちマイクロプロセッサｌからの史ｔｆさ
れるべき曲１像データが肖込まれる。

またマイクロプロセッサ１がマイクロプロセッササイク
ルの１ｕｌ１間中にリフレッシュメモリ２に対し１曲１
並データの更新を求めてアクセスしようとした場合、即
座にデータバッファ６を介してリフレッシュメモリ２に
マイクロプロセッサ１からの更￥Ｉｒされるべき凹１イ
枳データが書込まれる。

マイクロプロセッサ１から史新されるべき画像データの
転送要求がないときは例えば、マイクロプロセッササイ
クルの期間中、テップセレクトレジスタ９からリフレッ
シュメモリ２のＩｔ　Ａ　Ｍ選択の信号がセットされて
おらず、従がってデータセレクタ１０はリフレッシュメ
モリ２に対しＩＬ　Ａ　Ｍ選択信号を出していない状態
を継続する。

このようにマイクロプロセッサ１がＯＩｔ　１’コント
ローラサイクルの期間中に、リフレッシュメモリ２に対
し画像データのり！新を求めてアクセスしようとした場
合においても、マイクロプロセッサ１は上記画像データ
をデータバッファ６に転送することができるので、図示
されていない鈴ｔｈ信号発生回路から停止信号がマイク
ロプロセッサ１に向けて出力されず、従がってマイクロ
プロセッサ１は停止することなく次の処理を行なうこと
ができる。

次にＯＲＴコントローラ３のリフレッシュメモリ２に対
するアクセスについて説明すると、０ＩＬＴコントロー
ラサイクルになったとき、ｏｔｔ’ｒコントローラ３か
らリフレッシュされる画面の画像データのアドレスがア
ドレスバッファ１１にセットされる。ＯＴＬ’ｒコント
ローラ３からの信号にもとづｅデータセレクタ１０から
はＲＡＭ選択信号がりフレッシーメモリ２に出力され、
上記アドレスバッファ１１にセットされたアドレス上の
画像データがリフレッシュメモリ２から読出される。

この画像データは並列一部列変換器１２で直列信号に変
換されてビデオ信号となり、図示されていない表ボ装置
の画面をリフレッシュする。

なおマイクロプロセッサ１がリフレッシュメモリ２に格
納されている画像データを読出す場合は、当該マイクロ
プロセッサ１のリフレッシュメモリ２に対するアクセス
要求が０ＴＬＴコントローラサイクルの期間中であると
き、マイクロプロセッサｌは停止が（１１）けられる。

そして次のマイクロプロセッササイクルになると、停止
しているマイクロプロセッサ１に対しリセット信号が送
られ、マイクロプロセッサ１は起動する。これによりア
ドレスレジスタ４にセットされたアドレスでリフレッシ
ュメモリ２に対しアクセスする。このときチップセレク
トレジスタ９にはリフレッシュメモリ２を構成している
ＩＬＡＭ″ｆＲＡＭ選択信号がセットされており、該信
号はデータセレクタ１０からＲＡＭ選択信号となってリ
フレッシュメモリ２に出力される。従がってリフレッシ
ュメモリ２から画像データが読出され、制御装置８の制
御４６号によりデータバッファ５：二格糸内される１、
データバッファ５に格納された画像データはマイクロプ
ロセッサ１に読出され転送される。

第３図はリフレッシュメモリにＯＲＴバッファが複数個
設けられた場合の一実施例構成を示しており、符号１，
４．５，７ないし１１は第２図のものに対応する。１３
はリフレッシュメモリ、１４゜１５はＯＲＴバッファ、
１６はデータレジスタ、１７．１８はデータバッファ、
１９．２０は並列−直列変換器を表わしている。

リフレッシュメモリ１３はＯＲＴバッファ１４゜１５の
２個のメモリから構成されており、マイクロプロセッサ
１とＯＲＴコントローラ３とが競合するメモリである。

０ｒｔＴ’バツフア１４．１５はＯＲＴ表示装置の１＋
ＩＩｉ而分の画像データをそれぞれ格納するＲＡＭであ
り、例えばＯＲＴ表示装置の画面が「黒」。

「白−１，「中間」の３輝度で表示される場合、ＯＲＴ
バッファ１４は「白」の輝度で表わされる画像データを
格納するＩ’ｔ　Ａ　Ｍで、ＯＲＴバッファ１５は「中
間」の輝度で表わされる画像データを格納するｒ（、Ａ
、　Ｍである。

リフレッシュメモリ２にＯＲＴバッファ１４゜１５の２
個あるときの動作は次のとおりである。

マイクロプロセッサ１がＯｉｔ　Ｔコントローラサイク
ルの期間中にリフレッシュメモリ２に対し画イψデータ
の史イＪ１を求めてアクセスしようとした場合、制イ１
４１装置８からアドレスレジスタ４、データレジスタ１
６をそれぞれ制御して更新されるべき」二記の画像デー
タをデータレジスタ１６に転送し、同時にそのアドレス
のデータをアドレスレジスタ１１に格納する。そして−
１−記の更新されるべきＩＩ！ＩＩ像データは制御１装
（、ｑ　１２からの制御イ―号によりデータバッファ１
７またはデータバッファ１８に直ちに転送される。例え
ば匹新されるべき１＋１＋！像データが「白」の輝度で
表示されるデータである場合、データバッファ１７（二
転送されることになる。またマイクロプロセッサ１がリ
フレッシュメモリ２をアクセスしようとする場合、アド
レスレコーダ７からチップセレクトレジスタ９に対し０
ＩＬＴバツフア１４または０几Ｔバツフア１５を指定す
る信号が送られており、１ｌｉｌ　（＋ｉｌｌ装置８か
らのｆｌｉ’ｌハ１１信号により上記指定信号がチップ
セレクトレジスタ９にセットされる。そして上記の更新
されるべき画像データが「白」の輝）ｙで表示されるデ
ータである場合、チップセレクトレジスタ９には０几Ｔ
バツフア１４を指定した信号がセットされている。

時間が経過しＯＲＴコントローラサイクルが終りマイク
ロプロセッササイクルになると、ＯＩＬ　’ｒコントロ
ーラ３からデータセレクタ１（）に対し切換制御信号が
出され、チップセレクトレジスタ９にセットされている
１１号、即ちＯＲＴバッファ１４を指定した信号が当該
データセレクタ１０から出力される。従がって０ＩＩＴ
バツフア１４にはアドレスレジスタ４に格納されている
アドレスでデータバッファ１７に格納されている内容の
マイクロプロセッサ１からの更新されるべきｉ＋ｉｉｉ
像データが書込まれている。

なおマイクロプロセッサ１からの更新されるべき画１１
！データが「中間」の輝度で表示されるデータである場
合、当該画像データはデータバッファ１８に予め格納さ
れており、またチップセレクトレジスタ９にはＯＲＴバ
ッファ１５を指定した信号がセットされているから、マ
イクロプロセッササイクルになったとき、アドレスレジ
スタ４に格納されているアドレスでデータバッファ１８
に格納さＩ’ｔでいる内容のマイクロプロセッサ１から
の更新されるべき画像データがＯＲＴバッファ１５に書
込まれる。

このようにマイクロプロセッサ１がＯＲＴコントローラ
サイクルの期間中にリフレッシュメモリ２に対しＩＩＩ
ＪＩ　１ｍデータの更新を求めてアクセスしようとした
場合においても、マイクロプロセッサ１は上記画像デー
タをデータレジスタ１６に転送することができるので、
図示されていない停止Ｉ：、信号発生回路から停止信号
がマイクロプロセッサ１に向けて出力されず、従がって
マイクロプロセッサ１は停止しないで次の処理を行なう
ことができる。

次のＯＲＴコントローラサイクルになった場合、ＯＲＴ
コントローラ３からリフレッシュされる画商の画像デー
タのアドレスがアドレスバッファ１１にセットされる。

データセレクタ１０によって指定されたＯＲＴバッファ
１４　、１５　（ＯＲＴコｙトローラサイクルにおいて
はｏａ’ｒバッファ１４゜１５が同時に指定される）に
対し、上記アドレスバッファ１１にセットされたアドレ
ス上の自律デ・−夕が続出され、並列−直列礎換器１９
　、２０にそれぞれ入力される。各並列−直列枝１ｋ　
’ｌｒｉ　１９　。

２０で変換された画像データはビデオイ、１号となり、
両者のビデオ信号が合成されて図＞ｆ＜されていない表
示装置のｕ１１ｉ而上の画像をリフレッシュする。

なお、マイクロプロセッサ１がリフレッシュメモリ２に
格納されているｌＩ！ＩＩ像データな＆ｊ６出す場合は
、当該マイクロプロセッサ１のリフレッシュメモリ２に
対するアクセス要求がＯＴ（、Ｔコントローラヅ・イク
ルの期間中であるとぎ停止が掛けられる。

そして次のマイクロプロセッササイクルになると、マイ
クロプロセッサ１に対しリセット信号が送られマイクロ
プロセッサ１は起動する。これによりアドレスレジスタ
４にセットされたアドレスでチップ・レレクトレジスタ
９からの指定信号によってデータセレクタ１０を介して
指定された０ＩＬＴバツフア１４またはＯＲＴバッファ
１５に対してアクセスされる。例えばＯＲＴバッファ１
４が指定されているとき、当該ＯＲＴバッファ１４から
読出された画像データは制御装置８からのｆｂ制御信号
によりデータバッファ１７に格納され、直ちにデータバ
ッファ５に転送される。同様に０１１．　Ｔ　バッファ
１５がアクセスさｇだとき、当該ＣＲＴバッファ］５か
ら叡δ出された画１ψデータはデータバッファ１８に格
納された後データバッファ５に転送される。この」；う
にしてデータバッファ５に格納された１山１像データは
マイクロプロセッサ１（二より読出される。

以上説明した如く、本発明によれば、マイクロプロセッ
サとりフレッシコ、メモリとの間にデータバッファ及び
そのアドレスのデータを格納するアドレスレジスタを設
けたことにより、ＯＲＴコントローラサイクルの期間中
にマイクロプロセッサが画像データの更新を求めてリフ
レッシュ、メモリに対し書込みのアクセスを要求したと
きにおいてもマイクロプロセッサは停止されることはな
いので、マイクロプロセッサの処Ｐｉｌ速度が向上する
。

そしてマイクロプロセッササイクルとＯＩＬ　ｉ’コン
トローラサイクルとの時分割で交互にリフレッシュメモ
リをアクセスするので、ＯＲＴコンｌ−「１−ラのリフ
レッシュが完全に実行され、画面、ｌ二に縞やテラつき
が現われることなく画像データを更新することができる
。

【図面の簡単な説明】

第１図はりフレッシ一、メモリのアクセスサイクルを説
明する説明図、第２図は本発明に係るリフレッシュメモ
リのアクセス方式の一実施例構成、第３図はリフレッシ
ュメモリに０ＩｉＬＴバツフアが複数個設けられた場合
の一実施例構成を示している。 図中、１はマイクロプロセッサ、２はリフレッシュメモ
リ、３はＯＲＴコントローラ、４はアドレスレジスタ、
５はデータバッファ、６はデータバッファ、７はアドレ
スデコーダ、８は制御装置、９はチップセレクトレジス
タ、１０はデータセレクタ、１１はアドレスバッファ、
１２は並列−ｎ（Ｊ列部゛換器、１３はリフレッシュメ
モリ、１４．１５はＯＲＴバッファ、１６はデータレジ
スタ、１７．１８はデータバッファ、１９．２０は並列
−直列変換器をそれぞれ表わしている。 特Ｗｒ出願人　安立電気株式会社 第１図

Claims (1)

【特許請求の範囲】
1. リフレッシュメモリと、当該リフレッシュメモリの１間
   像データを更新さぜるマイクロプロセッサと、」〕記リ
   すレッシュメモリに格納された画像データを周期的にア
   クセスして画面の表示をリフレッシ−する０ＩＬＴコン
   トローラとを備え、マイクロプロセッササイクルと０几
   Ｔコントローラサイクルとの時分割でマイクロプロセッ
   サと０ＩＬＴコントローラとが交！１１に上記リフレッ
   シュメモリをアクセスするリフレッシュメモリのアクセ
   ス方式において：マイクロプロセッサとリフレッシュメ
   モリとの間に転送されるべき１ｌｌｌｌ像データを格納
   するデータバッファ及びそのアドレスのデータを格納す
   るアドレスレジスタと；上記マイクロプロセッササイク
   ルまたはＯＩｔ　’Ｉ’コントローラサイクルに対応し
   て上記データバッファ及びアドレスレジスタを制卸する
   制ｆ１中装置と；」１記リフレッシュメモリを構成する
   ｒＬ　Ａ　Ｍチップの選択信号を出力するデータセレク
   タとを備え、マイクロプロセッサが一ヒ記ＯＲＴコント
   ローラサイクルの期間中にリフレッシュメモリに％１し
   書込みのアクセスを背水したとき、当該マイクロプロセ
   ッサが停止１−されることなく更新されるべ六ｉ＋Ｄｉ
   像データσ）１１１ｒｚ送ができるように構成されたこ
   とを特徴とするりフレッシュメモリのアクセス方式。