JPS60254238A - デ−タ抽出処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は命令語処理等に用いるデータ抽出処理装置に関
する。

（従来技術） 従来の命令語処理等に用いるデータ抽出処理装置は、最
小必要とするｐ（正整数）バイトの命令語に対して少く
とも３ｐバイト以上の命令語バッファを持ち、記憶装置
から読み出されてくる２ｐバイトのデータをこのバッフ
ァに格納し、ｐバイト以上の空きが生じている場合には
、後続の２ｐバイトのデータを読み出すとともに命令語
バッファを遂時左詰めにして行き、新しい２ｐバイトの
データを格納するようにしている１、３ｐバイト以上の
命令語バッファにおいて、ｐバイトや２ｐバイト分の左
シフトは膨大な接続配線と選択回路と選択制御回路とを
必要とする。

また、他の従来のデータ抽出処理装置は、最小必要とす
るｐバイトの命令語に対して２ｐバイトの命令語バッフ
ァとｍ（正整数）飴ｘ２ｐバイトのレジスタファイルと
を持ち、２ｐバイトの命令語バッファには、前記レジス
タファイルの所望の位置から連続する２ｐバイトを読み
出して格納し、前記レジスタファイルを使い切ってｐバ
イト以下のデータが残されるときは、このｐバイト分の
み２ｐバイトの命令語バッファの前半ｐバイトに格納し
、前記レジスタファイルが空になった時点で、次のメモ
リアクセスを行い、連続するｍ語Ｘ２１）バイトのデー
タを記憶装置に要求し、レジスタファイルに格納が始っ
た段階かまたは格納が終了した段階で、先頭のｐバイト
のデータをレジスタファイルから取シ出し、命令語バッ
ファの後半ｐバイトに格納して、２ｐバイトの命令語を
得ている。

この装置では、レジスタファイル内のデータが使い尽さ
れないと次のメモリアクセスができ々いという欠点と、
命令語バッファが前半のｐバイトが格納された時点から
後半のｐバイトが格納されて有効な２ｐバイトのデータ
が揃うまで、ハードウェアが専有された状態となシ、高
速な転送処理ができないという欠点がある。

（発明の目的） 本発明の目的は上述の欠点を除去したデータ抽出処理装
置を提供することにある。

（発明の構成） 本発明の装置は、それぞれ２ｐ（ｐは正整数）バイトの
容量を有する第１および第２の格納手段と、ｍ（正整数
）個の記憶領域を有し各該記憶領域がそれぞれ２ｐバイ
トの容量を持つ第１の記１手段と、予め定めた周期で前
記第１の記憶手段に対する読出し動作と書込み動作とを
交互に切シ換える切換え手段と、前記書込み動作期間中
は書込みアドレスを前記第１の記憶手段に供給して第２
の記憶手段からの２ｐバイトの書込みデータを格納させ
前記読出し動作期間中は読み出しアドレスを前記第１の
記憶手段に供給して前記第１の格納手段にｐバイトまた
は２ｐバイトの読出しデータを格納させるアクセス手段
と、前記第２の記１手段内の（２ｐｘｍ）バイトのデー
タを２ｐバイトづつｍ回転送して前記第１の記憶手段に
格納させるメモリアクセス手段と、前記第１の格納手段
内の２ｐバイトのデータを直接または上位ｐバイトと下
位ｐバイトとを交換して前記第２の格納手段に格納する
アライメント手段と、現在前記第１の格納手段に格納さ
れている２ｐバイトのデータのうちの所望のｐバイトと
次に前記メモリアクセス手段によシ前記第２の記憶手段
から前記第１の記５− 憶手段に格納される新たな（２ｐｘｍ）バイトのデータ
のうちの所望のｐバイトとを前記アライメント手段に転
送するために現在前記第１の格納手段に格納されている
データが有効であることを表示する表示手段とから構成
される。

（実施例） 次に本発明について図面を８照して詳細に説明する。

本発明の一実施例を示す第１図において、本実施例は、
主記憶装置１と、４バイト分のラッチ部を内蔵し４語×
４バイトの容量を持つ読出しおよび書込み可能メモリ（
以下、ＲＡＭと称す）２とデータレジスタ３と、１マシ
ンサイクルの半分の周期で几ＡＭ３の読出しくリード）
動作と書込み（ライト）動作とを交互に切シ換える切換
え器４と、前記ライト動作期間中はライト（書込み）ア
ドレスを几ＡＭ２に供給しライト（書込み）クロックに
よシ４バイトの書込みデータを格納させ前記リード動作
期間中はリード（読出し）アドレスを几ＡＭ２に供給し
４バイトの前記ラッチ部を介６一 して几ＡＭ２の外部に読み出させるＲ、ＡＭアクセス機
構６と、主記憶アクセス制御機構７と、アライメント器
８と、残余インジケータ５と、ＲＡＭ２の左側２バイト
分をアクセスするリード／ライトアドレス線１００と、
ＲＡＭの右側２ノ（イト分をアクセスするリード／ライ
トアドレス線１０１と、アライメント選択線１０２と、
インジケータ線１０３と、主記憶データ読出し線１０４
と、ＲＡＭデータ読出し線１０５および１０６と、アラ
イメント線１０７および１０８とから構成される。

第２図は第１図に示した几ＡＭ２、ＲＡＭアクセス機構
６、アライメント器８及びデータレジスタ３の詳細図で
あり、それぞれ４語×２）くイトからなるＲＡＭ本体部
２１および２２と、それぞれ２バイトからなるラッチ部
２３および２４と、几ＡＭ書込みアドレスポインタ（以
下ＷＰと略す）格納部６１と、ＲＡＭｆｉ出しアドレス
ポインタ（以下几Ｐと略す）格納部６２と、ＷＰ入カデ
ータ切換え器６３と、ＲＰ入カデータ切換え器６４と、
上位２バイト読出しポインタ加算回路６５と、上位２バ
イ）ＲＡＭアドレス切換え回路６６と、下位２バイトＲ
ＡＭアドレス切換え回路６７と、書込みポインタ更新回
路６８と、耽出しポインタ更新回路６９と、上位２バイ
）ｆＬＡＭデータデーイメント器８１と、下位２バイト
ＲＡＭデータアライメント器８２と、上位データレジス
タ３１と、下位データレジスタ３２とを含む。本実施例
について、以下、ＲＡＭ２を命令バッファとして使用す
る例につき説明する。

今、命令アドレスが（４ｎ＋２）番地（ｎは０以上の整
数）であるとき、４ｎ番地から始まる１６バイトのデー
タの命令語を主記憶装置１から取シ出し、命令バッファ
２を介して、先頭から３バイト目の４バイトデータをデ
ータレジスタ３に格納するための動作は以下のとおりで
ある。メモリアクセス制御機構７は４ｎ番地から始まる
１６バイトデータの命令語を得るために主記憶装置１を
アクセスするとともに、格納部６１に”　ｏ　ｏ　’″
なるＷｌ’ｌを設定し、格納部６２に”　ｏ　ｏ　ｉ”
なる几Ｐを設定する。′００”のデータはＷＰ人カデー
タ切換え器６３を介して、”００１”のデータはＢＰ入
力データ切換え器６４を介してそれぞれ与えられる。主
記憶装置１はメモリアクセスに応答して、まず、４ｎ番
地の４バイトのデータを転送してくる。リード／ライト
切換え器４は書込みサイクル時は１／２マシンサイクル
でＷＰ格納部６１の内容を選択するよう回路６６を制御
する。

この結果、最初の書込みサイクルで４バイトのデータは
命令バッファ２１および２２の＠００＃なるアドレスに
２バイトづつ格納される。次に主記憶装置１は（４ｎ＋
４　）番地の４バイトのデータを転送してくる。リード
／ライト切換え器４は次の書込みサイクル時に上述と同
様にＷＰ格納部６１の内容を選択する。このとき、ＷＰ
格納部６１の内容は前の書込みサイクル終了後の１／２
マシンサイクルで書込みポインタ更新回路６８によシ＋
１だけ加算されている。これによシ、２回目の書込みサ
イクルでは、主記憶装置１から取り出された４バイトの
データは命令バッファ２１および２２の＠″０１”なる
アドレスに２バイトづつ９− 格納される。以下、同様に、主記憶装置１の（４ｎ＋８
）番地および（４ｎ＋１２）番地からの各４バイトのデ
ータは命令バッファ２１および２２の’ＩＱ”、”１１
”なるアドレスに２バイトづつ格納される。リード／ラ
イト切換え器４は、読出しサイクル時には、書込みサイ
クルとは別の１７２マシンサイクルでｌ’ＬＰ格納部６
２の内容を選択するよう回路６６を制御する。命令バッ
フアットはＲＡＭアドレスを示し、下位１ビツトは上位
命令バッファ２１と下位命令バッファ２２との選択に用
いる。ここでは、几Ｐは＠００１”であるため、几ＡＭ
アドレス＠００−下位命令バツファ２２を指定している
。このＲＰの上位２ビツトは回路６７に与えられる。同
時に、回路６６には、上位２バイト読出しポインタ加算
回路６５でＢＰの上位２ビツトを＋１加算した０１”が
与えられる。主記憶装置ｌから４ｎ番地及び（４ｎ＋４
）番地の内容が命令バッファ２１および２２−１　〇− に抽出された段階で、有効な読出しサイクルが開始され
る。読出しサイクルにおいて、ラッチ部２３および２４
へはそれぞれ切換え回路６６および６７からのアドレス
″’０１”および１００”に応答して命令バッファ２１
のアドレス１０１”のデータおよび命令バッファ２２の
アドレス″ＯＯ”のデータが取シ出され、続いてＲＡＭ
デーデー出線１０５および１０６を介して上位２バイ）
ＲＡＭデーデーライメント器８１および下位２バイトＲ
ＡＭデータアライメント器８２に転送される。

几Ｐの下位１ビツトが１”のときには、ＲＡＭデーデー
ライメント器８１および８２はそれぞれ下位ＲＡＭデー
タ読出し線１０６および上位ＲＪＡＭデータ読出し線１
０５が選択される。これによシ、上位データレジスタ３
１および下位データレジスタ３２にはアライメント線１
０７および１０８を介してそれぞれラッチ部２４および
２３のデータが転送される。命令バッファ２１の各２バ
イトデータを格納アドレスの低い順にＩ　Ｂｏｏ　、　
Ｉ　Ｂｌｏ。

ＩＢ２ＧおよびｌＢ３０とし、命令バッファ２２の各２
バイトデータを格納アドレスの低い順にＩＢｏｌ。

Ｉ　Ｂｌｌ　、Ｉ　Ｂ２ｔおよびｆＢａｌとすると、デ
ータレジスタ３１および３２に格納されるデータはＩＢ
ｏｌおよびＩ　ＢＩＧである。ＩＢｏｔおよびＩ　Ｂｔ
ｏは主記憶装置１の（４ｎ＋２）番地から始まる４バイ
トのデータである。データレジスタ３１および３２の内
容が処理されたあとはＲ，Ｐｉｉ胱出しポインタ更新回
路６９によシ＋２の加算が行われ、更新されたＢＰ＠０
１１”が几ＡＭ読出しアドレスポインタ入力データ切換
え器６４を介して格納部６２に設定される。上述と同様
の動作で、データレジスタ３１および３２にはそれぞれ
主記憶装置１の（４ｎ＋６）番地に対応する命令バッフ
ァ２２および２１のデータＩＢｚｔおよびＩ　Ｂ２０の
データが、さらに、更新されるＲＰ″″１０１”によシ
主記憶装置１の（４ｎ＋１０）番地に対応する命令バッ
ファ２２および２１のデータｌＢ２１およびｌＢ５０が
格納される。さらに、更新されるＲＰ“１１１”によシ
、記憶装置１の（４ｎ＋１４番地）に対応する命令バッ
ファ２２のデータｌＢａ１がラッチ部２４に転送された
時点で、命令バッファ２１および２２は空の状態となる
。このとき、ラッチ部２３には、ＩＢｏｏの内容が格納
される。この状態で、主記憶装置１に次の１６バイトの
リードアクセスを行い、（４ｎ＋１６）番地から始まる
１６バイトのデータすなわちＩ　Ｂｏｏ’、Ｉ　Ｂｏｌ
’、Ｉ　ＢＩＤ’。

Ｉ　Ｂｕ’、Ｉ　Ｂ２０’、Ｉ　Ｂ２１’　、Ｉ　Ｂａ
ｏ’オよびＩ　Ｂｓｔ’を上述と同様に命令バッファ２
１および２２に抽出する。ラッチ部２４には有効な２バ
イトの残余バイトが格納されていることを示す残余イン
ジケータ５がオン状態に設定される。残余インジケータ
５がオンのときにはラッチ部２４へのデータの格納が抑
止される。この結果、主記憶装置１の（４ｎ＋１６）番
地から始まる２バイトのデータＩＢ００′のみがラッチ
部２３に格納され、このあと、ラッチ２３および２４の
内容が、アライメント器８１および８２でアライメント
され、レジスタ３１および３２に主記憶装置１の（４ｎ
＋１４）番地に続く４バイトのデータＩ　Ｂ３１および
Ｉ　Ｂｏｏ’が格納されることになる。データレジスタ
３１お１３− よび３２の内容が処理されたあと、几Ｐは＋２加算され
“１１１”の状態から１００１”となる。

キャリーピットは捨てられる。以下、同様に、１１３ｏ
ｌ’およびＩ　Ｂ１ｏ’、Ｉ　Ｂｌｌ’オよびｌＢ２Ｏ
’（７）順でデータレジスタ３１および３２に取出され
る。

第３図はデータ抽出の他の例を示す図である。

今、主記憶装置１の４０７０番地から始まる１６バイト
のデータ領域３０１の内容が命令バッファ２に抽出され
る。このとき、４０９０　番地から始まる４バイトのデ
ータ■０および■ｌ　を取シ出す場合には、ｔず、バッ
ファ２のデータＩＯが下位ラッチ部２４に取シ出される
。次に、４０９２番地から始まる１６バイトのデータ領
域３０４の内容が命令バッファ２に抽出される。さらに
、　４０９２番地からの２バイトのデータＩｌは下位ラ
ッチ部２４のデータＩＯとともにアライメントされ、デ
ータレジスタ３に取シ出される。さらに、４０９４番地
にある２バイトのデータ■２と８１９４番地にある２バ
イトのデータエ３　との連続４バイトの抽出をする場合
には、バッファ２から下位ラッチ１４− 部２４にデータ■２を取シ出したあと、記憶装置ｌから
命令バッファ２に８１９４番地からの１６バイトのデー
タ領域３０５が後続のデータとして抽出される。次に、
ＲＡＭラッチ部２４データＩ２と命令バッファ２内のデ
ータエ３　とはともにアライメントされデータレジスタ
３に抽出される。

（発明の効果） 以上、本発明には、ＲＡＭ本体部と２ｐバイト分のラッ
チ部と２ｐバイトのデータレジスタとのそれぞれの内容
を互いに異表るメモリアクセスによってメモリから抽出
されたデータとすることができ、かつ書込み動作中の読
出し動作といったように、レジスタファイルと同等の機
能を几ＡＭの機能として付加せしめ、ハードウェアの軽
減化を計シながら命令処理速度の向上を達成できる等の
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を概略的に示すブロック図、
第２図は本実施例の詳細回路図および第３図はデータ抽
出の例を示す図である。 図において、１・・・・・・主記憶装置、２・・・・・
・几ＡＭ。 ３・・・・・・データレジスタ、４・・・・・・切換え
器、５・・・・・・残余インジケータ、６・・・・・・
ＲＡＭアクセス機構、７・・・・・・メモリアクセス制
御機構、８．　８１．　８２・・・・・・アライメント
器、２１．２２・・・・・・ＲＡＭ本体部ｓ　２３．　
２４・・・・・・Ｒ，ＡＭラッチ部、６１・・・・・・
ＲＡＭ書込みアドレスポインタ格納部、６２・・・・・
・ＲＡＭ読出しアドレスポインタ格納部、６３．　６４
゜６６．６７・・・・・・切換え器、１００〜１０８・
・・・・・信号線。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. それぞれ２ｐ（ｐは正整数）バイトの容量を有する第１
   および第２の格納手段と、ｍ（正整数）個の記憶領域を
   有し各該記憶領域がそれぞれ２ｐバイトの容量を持つ第
   １の記憶手段と、予め定めた周期で前記第１の記憶手段
   に対する読出し動作と書込み動作とを交互に切り換える
   切換え手段と、前記書込み動作期間中は書込みアドレス
   を前記第１の記憶手段に供給して第２の記憶手段からの
   ２ｐバイトの書込みデータを格納させ前記続出し動作期
   間中は読出しアドレスを前記第１の記憶手段に供給して
   前記第１の格納手段にｐバイ）または２ｐバイトの続出
   しデータを格納させるアクセス手段と、前記第２の記憶
   手段内の（２ｐｘｍ）バイトのデータを２ｐバイトづつ
   ｍ回転送して前記第１の記憶手段に格納させるメモリア
   クセス手段と、前記第１の格納手段内の２ｐバイトのデ
   ータを直接または上位ｐバイトと下位ｐバイトとを交換
   して前記第２の格納手段に格納するアライメント手段と
   、現在前記第１の格納手段に格納されている２ｐバイト
   のデータのうちの所望のｐバイトと次に前記メモリアク
   セス手段によシ前記第２の記憶手段から前記第１の記憶
   手段に格納される新たな（２ｐｘｍ）バイトのデータの
   うちの所望のｐバイトとを前記アライメント手段に転送
   するために現在前記第１の格納手段に格納されているデ
   ータが有効であることを表示する表示手段とから構成し
   たことを特徴とするデータ抽出処理装置。