JPS6213689B2 - - Google Patents
Info
- Publication number
- JPS6213689B2 JPS6213689B2 JP55022038A JP2203880A JPS6213689B2 JP S6213689 B2 JPS6213689 B2 JP S6213689B2 JP 55022038 A JP55022038 A JP 55022038A JP 2203880 A JP2203880 A JP 2203880A JP S6213689 B2 JPS6213689 B2 JP S6213689B2
- Authority
- JP
- Japan
- Prior art keywords
- crt
- control unit
- dma
- counter
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 10
- XBDRAUPLGHAFCU-UHFFFAOYSA-N 3-[6-amino-5-(6-ethoxynaphthalen-2-yl)pyridin-3-yl]-n-[2-(dimethylamino)ethyl]benzamide Chemical compound C1=CC2=CC(OCC)=CC=C2C=C1C(C(=NC=1)N)=CC=1C1=CC=CC(C(=O)NCCN(C)C)=C1 XBDRAUPLGHAFCU-UHFFFAOYSA-N 0.000 description 8
- 230000004044 response Effects 0.000 description 2
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明はCRT表示装置に関し、特にCRTの画
面を横方向に任意に分割して表示できるCRT表
示装置に関するものである。
面を横方向に任意に分割して表示できるCRT表
示装置に関するものである。
従来の代表的なCRT表示装置は管面に表示で
きる容量が24行×80字＝1920字であり、管面の表
示位置と記憶装置とは一対一で対応している。こ
の場合、１行が例えば40字しかないデータを表示
するようなときは、管面の右半分は空白のままに
して管面の左半分にそのデータを表示していた。
きる容量が24行×80字＝1920字であり、管面の表
示位置と記憶装置とは一対一で対応している。こ
の場合、１行が例えば40字しかないデータを表示
するようなときは、管面の右半分は空白のままに
して管面の左半分にそのデータを表示していた。
本発明の目的はこのような場合の管面の右半分
に別のデータを表示できるようにするとともに、
さらに管面の横方向を２分割以上の表示ができる
ようにして管面を有効に利用できるCRT表示装
置を提供することにある。
に別のデータを表示できるようにするとともに、
さらに管面の横方向を２分割以上の表示ができる
ようにして管面を有効に利用できるCRT表示装
置を提供することにある。
本発明によれば、少なくとも表示データが記憶
される記憶装置と、処理装置と、前記記憶装置に
対し直接アクセス制御するダイレクトメモリアク
セス制御部と、CRTの表示画面制御をするCRT
制御部を有し、前記CRT制御部から前記ダイレ
クトメモリアクセス制御部へのダイレクトメモリ
アクセス要求信号回路に分配器を設け、また前記
ダイレクトメモリアクセス制御部から前記処理装
置への割込信号回路に１／ｎカウンタ（ｎ≧２）
を設け、前記１／ｎカウンタのカウント出力で前
記分配器の出力を制御し、前記１／ｎカウンタの
フルカウント出力を前記処理装置への割込信号と
することを特徴とするCRT表示装置が得られ
る。
される記憶装置と、処理装置と、前記記憶装置に
対し直接アクセス制御するダイレクトメモリアク
セス制御部と、CRTの表示画面制御をするCRT
制御部を有し、前記CRT制御部から前記ダイレ
クトメモリアクセス制御部へのダイレクトメモリ
アクセス要求信号回路に分配器を設け、また前記
ダイレクトメモリアクセス制御部から前記処理装
置への割込信号回路に１／ｎカウンタ（ｎ≧２）
を設け、前記１／ｎカウンタのカウント出力で前
記分配器の出力を制御し、前記１／ｎカウンタの
フルカウント出力を前記処理装置への割込信号と
することを特徴とするCRT表示装置が得られ
る。
次に図面を参照して本発明について詳細に説明
する。
する。
第１図は本発明の一実施例の構成を示すブロツ
ク図である。このCRT表示装置は少なくとも表
示データが入れられる記憶装置（MEM）１、装
置全体の制御を司る処理装置（CPU）２、記憶
装置１に対し直接アクセス制御するｎチヤンネル
のダイレクトメモリアクセス（DMA）制御部
３、CRT５の表示画面制御をするCRT制御部
４、前記MEM１、CPU２、DMA制御部３および
CRT制御部４に接続されたアドレスおよびコン
トロールバス８とデータバス９、CRT制御部４
からDMA制御部３へのDMA要求信号回路に設け
られた分配器６、およびDMA制御部３からCPU
２への割込み信号回路に設けられ、さらに分配器
の出力を制御する１／ｎカウンタ７により構成さ
れている。
ク図である。このCRT表示装置は少なくとも表
示データが入れられる記憶装置（MEM）１、装
置全体の制御を司る処理装置（CPU）２、記憶
装置１に対し直接アクセス制御するｎチヤンネル
のダイレクトメモリアクセス（DMA）制御部
３、CRT５の表示画面制御をするCRT制御部
４、前記MEM１、CPU２、DMA制御部３および
CRT制御部４に接続されたアドレスおよびコン
トロールバス８とデータバス９、CRT制御部４
からDMA制御部３へのDMA要求信号回路に設け
られた分配器６、およびDMA制御部３からCPU
２への割込み信号回路に設けられ、さらに分配器
の出力を制御する１／ｎカウンタ７により構成さ
れている。
CRT制御部４からDMA制御部３に対してDMA
要求を出すと、該DMA制御部３は直接MEM１を
アクセスし表示データ１行分をCRT制御部４内
のデータレジスタに送る。CRT制御部４は表示
タイミングに従つてビデオ信号に変換し、CRT
５にビデオ信号と同期信号を送る。
要求を出すと、該DMA制御部３は直接MEM１を
アクセスし表示データ１行分をCRT制御部４内
のデータレジスタに送る。CRT制御部４は表示
タイミングに従つてビデオ信号に変換し、CRT
５にビデオ信号と同期信号を送る。
CRT制御部４が表示動作を開始する前に、
CPU２からDMA制御部３のｎチヤネル分のDMA
アドレスレジスタおよび転送数カウンタに、表示
画面１行目にｎ分割して表示するMEM１のアド
レスと転送データ数をそれぞれセツトする。
CPU２からDMA制御部３のｎチヤネル分のDMA
アドレスレジスタおよび転送数カウンタに、表示
画面１行目にｎ分割して表示するMEM１のアド
レスと転送データ数をそれぞれセツトする。
次に、CPU２によりCRT制御部４に対して表
示動作の開始を指令すると、CRT制御部４は１
行目に表示するデータをデータレジスタに受ける
ため１行目に表示する前のタイミングでDMA制
御部３に対して分配器６を経由してDMA要求を
出す。これにより、DMA制御部３はCPU２に対
してホールド要求を出す。CPU２が許可すれ
ば、DMA制御部３に対してホールドアクノリツ
ジ信号を出し、CPU２は動作を停止してアドレ
スおよびコントロールバス８、データバス９の専
有権を放棄する。そして、DMA制御部３がアド
レスバスおよびコントロールバス８、データバス
９の専有権をもつ。
示動作の開始を指令すると、CRT制御部４は１
行目に表示するデータをデータレジスタに受ける
ため１行目に表示する前のタイミングでDMA制
御部３に対して分配器６を経由してDMA要求を
出す。これにより、DMA制御部３はCPU２に対
してホールド要求を出す。CPU２が許可すれ
ば、DMA制御部３に対してホールドアクノリツ
ジ信号を出し、CPU２は動作を停止してアドレ
スおよびコントロールバス８、データバス９の専
有権を放棄する。そして、DMA制御部３がアド
レスバスおよびコントロールバス８、データバス
９の専有権をもつ。
ｎチヤネル分のうちの第１チヤネルのDMAア
ドレスレジスタにセツトされているメモリアドレ
スからDMA制御部３はデータを読み出し、CRT
制御部４のデータレジスタに指定されたデータ数
をDMA転送する。これはCRT５の表示画面の１
行目の１／ｎを送ることになる。
ドレスレジスタにセツトされているメモリアドレ
スからDMA制御部３はデータを読み出し、CRT
制御部４のデータレジスタに指定されたデータ数
をDMA転送する。これはCRT５の表示画面の１
行目の１／ｎを送ることになる。
DMA転送が終了すると、DMA終了信号が１／
ｎカウンタ７へ送られる。このときは１／ｎカウ
ンタ７からCPU２へ信号は送られない。これは
１／ｎカウンタ７がフルカウントになつていない
からである。しかし、１／ｎカウンタ７は１カウ
ントするので、そのカウント出力が分配器６へ送
られる。
ｎカウンタ７へ送られる。このときは１／ｎカウ
ンタ７からCPU２へ信号は送られない。これは
１／ｎカウンタ７がフルカウントになつていない
からである。しかし、１／ｎカウンタ７は１カウ
ントするので、そのカウント出力が分配器６へ送
られる。
第２図は分配器６の一例を示す回路図である。
この例はｎ＝３の場合で、CRT制御部４から分
配器６への入力は１つであるのに対し、分配器６
からDMA制御部３への出力は３つになつてい
る。分配器６にはアンド回路６１，６２，６３の
３つがあり、その入力にはCRT制御部４からの
出力が並列に接続されるとともに、１／ｎカウン
タ７からの信号がアンド回路６１には第１チヤン
ネルのレジスタを指定する信号「０」、アンド回
路６２には第２チヤンネルのレジスタを指定する
信号「１」、アンド回路６３には第３チヤンネル
のレジスタを指定する信号「２」が加えられる。
この例はｎ＝３の場合で、CRT制御部４から分
配器６への入力は１つであるのに対し、分配器６
からDMA制御部３への出力は３つになつてい
る。分配器６にはアンド回路６１，６２，６３の
３つがあり、その入力にはCRT制御部４からの
出力が並列に接続されるとともに、１／ｎカウン
タ７からの信号がアンド回路６１には第１チヤン
ネルのレジスタを指定する信号「０」、アンド回
路６２には第２チヤンネルのレジスタを指定する
信号「１」、アンド回路６３には第３チヤンネル
のレジスタを指定する信号「２」が加えられる。
したがつて、１／ｎカウンタ７の出力が「０」
のときは、CRT制御部４のDMA要求信号が分配
器６のアンド回路６１を経てDMA制御部３に達
する。また、１／ｎカウンタ７が１カウントする
と１／ｎカウンタ７から「１」が、さらに２カウ
ントすると「２」が分配器６へ送られ、CRT制
御部４のDMA要求信号は分配器６のアンド回路
６２，６３を経てDMA制御部３へ送られるよう
になる。
のときは、CRT制御部４のDMA要求信号が分配
器６のアンド回路６１を経てDMA制御部３に達
する。また、１／ｎカウンタ７が１カウントする
と１／ｎカウンタ７から「１」が、さらに２カウ
ントすると「２」が分配器６へ送られ、CRT制
御部４のDMA要求信号は分配器６のアンド回路
６２，６３を経てDMA制御部３へ送られるよう
になる。
第１図の説明に戻つて、CRT制御部４のデー
タレジスタは、１行分がフルになつていないので
引き続きDMA要求が出される。ころDMA要求は
分配器６のアンド回路６２を経てDMA制御部３
へ入力される。DMA制御部３は第２チヤネルの
DMAアドレスレジスタにセツトされたメモリア
ドレスからデータをCRT制御部４のデータレジ
スタに転送し、DMA転送終了信号を１／ｎカウ
ンタ７へ送る。
タレジスタは、１行分がフルになつていないので
引き続きDMA要求が出される。ころDMA要求は
分配器６のアンド回路６２を経てDMA制御部３
へ入力される。DMA制御部３は第２チヤネルの
DMAアドレスレジスタにセツトされたメモリア
ドレスからデータをCRT制御部４のデータレジ
スタに転送し、DMA転送終了信号を１／ｎカウ
ンタ７へ送る。
１／ｎカウンタ７がフルカウントでない場合
は、次のCRT制御部４からのDMA転送要求によ
りDMA制御部３はCRT制御部４のデータレジス
タがフルになるまでDMA転送を続ける。１／ｎ
カウンタ７がフルカウントになると、CRT制御
部４のデータレジスタへの１行分の表示データの
転送は終了し、CPU２に対して割込み信号を発
生する。
は、次のCRT制御部４からのDMA転送要求によ
りDMA制御部３はCRT制御部４のデータレジス
タがフルになるまでDMA転送を続ける。１／ｎ
カウンタ７がフルカウントになると、CRT制御
部４のデータレジスタへの１行分の表示データの
転送は終了し、CPU２に対して割込み信号を発
生する。
割込み信号を受け付けたCPU２は、表示画面
の２行目に表示するMEM１のアドレスおよびデ
ータ数をDMA制御部３の各チヤネルのDMAアド
レスレジスタおよび転送数カウンタにセツトす
る。以下、前記動作を繰り返すことにより、
CRT５の横方向をｎ分割して表示することがで
きる。
の２行目に表示するMEM１のアドレスおよびデ
ータ数をDMA制御部３の各チヤネルのDMAアド
レスレジスタおよび転送数カウンタにセツトす
る。以下、前記動作を繰り返すことにより、
CRT５の横方向をｎ分割して表示することがで
きる。
第３図はｎ＝３のときの第１図の主要部のタイ
ムチヤートである。第３図イはCRT制御部４か
らDMA制御部３へ送られるDMA要求信号を示
し、時刻t1〜t2、t4〜t5およびt7〜t8の間がオン
で、他の時刻はオフである。第３図ロは第３図イ
のDMA要求信号により、DMA制御部３がMEM
１からCRT制御部４のデータレジスタへDMA転
送が行われる状態を示す。第３図ハはDMA制御
部３から１／ｎカウンタ７へ送られるDMA転送
終了信号を示し、第３図ロのDMA転送が終る時
刻t2，t5およびt8で発生する。第３図ニは１／ｎ
カウンタ７のカウント出力の変化する状態を示
す。第３図ハのDMA転送終了信号がなくなる時
刻t3，t6およびt9で１／ｎカウンタ７のカウント
出力が１つずつ増えていく。そして、時刻t9で再
び「０」に戻り、以下同じサイクルを繰り返す。
第３図ホは１／ｎカウンタ７からCPU２へ送ら
れる信号で、第３図ハのDMA転送終了信号が３
回でると１／ｎカウンタ７はフルカウントとな
り、時刻t8でCPU２への割込み信号を発生する。
ムチヤートである。第３図イはCRT制御部４か
らDMA制御部３へ送られるDMA要求信号を示
し、時刻t1〜t2、t4〜t5およびt7〜t8の間がオン
で、他の時刻はオフである。第３図ロは第３図イ
のDMA要求信号により、DMA制御部３がMEM
１からCRT制御部４のデータレジスタへDMA転
送が行われる状態を示す。第３図ハはDMA制御
部３から１／ｎカウンタ７へ送られるDMA転送
終了信号を示し、第３図ロのDMA転送が終る時
刻t2，t5およびt8で発生する。第３図ニは１／ｎ
カウンタ７のカウント出力の変化する状態を示
す。第３図ハのDMA転送終了信号がなくなる時
刻t3，t6およびt9で１／ｎカウンタ７のカウント
出力が１つずつ増えていく。そして、時刻t9で再
び「０」に戻り、以下同じサイクルを繰り返す。
第３図ホは１／ｎカウンタ７からCPU２へ送ら
れる信号で、第３図ハのDMA転送終了信号が３
回でると１／ｎカウンタ７はフルカウントとな
り、時刻t8でCPU２への割込み信号を発生する。
以上の説明で明らかなように、本発明の特徴は
CRT制御部４からDMA制御部３へのDMA要求信
号回路に分配器６を設け、またDMA制御部３か
らCPU２への割込み信号回路に１／ｎカウンタ
７を設け、さらに１／ｎカウンタ７のカウント出
力で分配器６の出力を制御するとともに、１／ｎ
カウンタ７のフルカウント出力をCPU２への割
込み信号にすることにより、CRT画面の横方向
を任意にｎ分割して表示できるようにしたことに
ある。
CRT制御部４からDMA制御部３へのDMA要求信
号回路に分配器６を設け、またDMA制御部３か
らCPU２への割込み信号回路に１／ｎカウンタ
７を設け、さらに１／ｎカウンタ７のカウント出
力で分配器６の出力を制御するとともに、１／ｎ
カウンタ７のフルカウント出力をCPU２への割
込み信号にすることにより、CRT画面の横方向
を任意にｎ分割して表示できるようにしたことに
ある。
第４図はCRT５の表示画面の位置アドレスを
示す図であり、１行が80字で24行の画面が例示さ
れている。また、第５図は第４図に対応する
MEM１のメモリ割付例で、０〜1919までで１ペ
ージ分を示す。
示す図であり、１行が80字で24行の画面が例示さ
れている。また、第５図は第４図に対応する
MEM１のメモリ割付例で、０〜1919までで１ペ
ージ分を示す。
第６図はCRT５の第１の表示例である。第６
図イはMEM１のメモリ内容で、ページ０からペ
ージ２までが例示されており、このうち斜線部分
のP1，Q1，R1を取り出す場合の例である。第６
図ロは第６図イの斜線部分でCRT５の画面が表
示される状態を示し、第６図ハはこの場合の
CPU２のテーブル内容で表示画面の各行に表示
するMEM１の先頭アドレスを示す。
図イはMEM１のメモリ内容で、ページ０からペ
ージ２までが例示されており、このうち斜線部分
のP1，Q1，R1を取り出す場合の例である。第６
図ロは第６図イの斜線部分でCRT５の画面が表
示される状態を示し、第６図ハはこの場合の
CPU２のテーブル内容で表示画面の各行に表示
するMEM１の先頭アドレスを示す。
第７図はCRT５の第２の表示例である。第７
図イは第６図ロに対しP2だけが異なつている。第
７図ロは第７図イの場合のCPU２のテーブル内
容を示す。第７図ロから明らかなように、第７図
イのP2は第６図ハのP1が２行ずつずれた状態を示
す。このように、CPU２のテーブル内容により
表示をずらすとともに、画面を分割することもで
きる。
図イは第６図ロに対しP2だけが異なつている。第
７図ロは第７図イの場合のCPU２のテーブル内
容を示す。第７図ロから明らかなように、第７図
イのP2は第６図ハのP1が２行ずつずれた状態を示
す。このように、CPU２のテーブル内容により
表示をずらすとともに、画面を分割することもで
きる。
第８図はCRT５の第３の表示例である。第６
図と第７図は１行80バイトを左右に40バイトず
つ、それぞれ２等分する場合の例であるが、第８
図は左右が等分でない分割もできることを示した
ものである。第８図イはMEM１のメモリ内容の
例で、斜線部文P3，Q3，R3を取り出す場合の例
である。第８図イではP3，Q3は60バイト、R3は
20バイトで３対１の比で分割される。第８図ロは
第８図イの斜線部分で画面が表示される状態を示
し、第８図ハはこのときのCPU２のテーブル内
容を示す。
図と第７図は１行80バイトを左右に40バイトず
つ、それぞれ２等分する場合の例であるが、第８
図は左右が等分でない分割もできることを示した
ものである。第８図イはMEM１のメモリ内容の
例で、斜線部文P3，Q3，R3を取り出す場合の例
である。第８図イではP3，Q3は60バイト、R3は
20バイトで３対１の比で分割される。第８図ロは
第８図イの斜線部分で画面が表示される状態を示
し、第８図ハはこのときのCPU２のテーブル内
容を示す。
第９図はCRT５の第４の表示例である。第９
図イはMEM１のメモリ内容の例で、斜線部分
P4，Q4，R4を取り出す場合の例である。第９図
イは画面の横方向を任意の割合で分割するととも
に、縦方向の３ページ分のなかから任意の部分を
取り出す場合の例である。第９図ロは第９図イの
斜線部分で画面が表示される状態を示し、第９図
ハはこのときのCPU２のテーブル内容を示す。
図イはMEM１のメモリ内容の例で、斜線部分
P4，Q4，R4を取り出す場合の例である。第９図
イは画面の横方向を任意の割合で分割するととも
に、縦方向の３ページ分のなかから任意の部分を
取り出す場合の例である。第９図ロは第９図イの
斜線部分で画面が表示される状態を示し、第９図
ハはこのときのCPU２のテーブル内容を示す。
以上説明したように、本発明のCRT表示装置
によればCRTの表示画面を横方向に任意に分割
して表示することができるので、CRT画面上に
各種のデータを並列的に表示することができ、画
面を有効に利用することができる。
によればCRTの表示画面を横方向に任意に分割
して表示することができるので、CRT画面上に
各種のデータを並列的に表示することができ、画
面を有効に利用することができる。
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図は第１図の分配器の一例を示す回路
図、第３図は第１図に示した実施例における主要
部のタイムチヤート図、第４図はCRTの表示画
面の位置アドレスを示す図、第５図は記憶装置の
メモリ割付例を示す図、第６図はCRTの第１の
表示例であり、イは記憶装置のメモリ内容を示す
図、ロはCRTの表示画面状態を示す図、ハは処
理装置のテーブル内容を示す図、第７図はCRT
の第２の表示例であり、イはCRTの表示画面状
態を示す図、ロは処理装置のテーブル内容を示す
図、第８図、第９図はCRTの第３および第４の
表示例であり、それぞれイは記憶装置のメモリ内
容を示す図、ロはCRTの表示画面状態を示す
図、ハは処理装置のテーブル内容を示す図であ
る。 １……記憶装置（MEM）、２……処理装置
（CPU）、３……直接アクセス（DMA）制御部、
４……CRT制御部、５……CRT、６……分配
器、７……１／ｎカウンタ、８……アドレスおよ
びコントロールバス、９……データバス。
ク図、第２図は第１図の分配器の一例を示す回路
図、第３図は第１図に示した実施例における主要
部のタイムチヤート図、第４図はCRTの表示画
面の位置アドレスを示す図、第５図は記憶装置の
メモリ割付例を示す図、第６図はCRTの第１の
表示例であり、イは記憶装置のメモリ内容を示す
図、ロはCRTの表示画面状態を示す図、ハは処
理装置のテーブル内容を示す図、第７図はCRT
の第２の表示例であり、イはCRTの表示画面状
態を示す図、ロは処理装置のテーブル内容を示す
図、第８図、第９図はCRTの第３および第４の
表示例であり、それぞれイは記憶装置のメモリ内
容を示す図、ロはCRTの表示画面状態を示す
図、ハは処理装置のテーブル内容を示す図であ
る。 １……記憶装置（MEM）、２……処理装置
（CPU）、３……直接アクセス（DMA）制御部、
４……CRT制御部、５……CRT、６……分配
器、７……１／ｎカウンタ、８……アドレスおよ
びコントロールバス、９……データバス。
Claims (1)
- １ 少なくとも表示データが記憶される記憶装置
と、処理装置と、前記記憶装置に対し直接アクセ
ス制御するダイレクトメモリアクセス制御部と、
CRTの表示画面制御をするCRT制御部を有し、
前記CRT制御部から前記ダイレクトメモリアク
セス制御部へのダイレクトメモリアクセス要求信
号回路に分配器を設け、また前記ダイレクトメモ
リアクセス制御部から前記処理装置への割込信号
回路に１／ｎカウンタ（ｎ≧２）を設け、前記
１／ｎカウンタのカウンタ出力で前記分配器の出
力を制御し、前記１／ｎカウンタのフルカウント
出力を前記処理装置への割込信号とすることを特
徴とするCRT表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203880A JPS56118146A (en) | 1980-02-22 | 1980-02-22 | Crt display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203880A JPS56118146A (en) | 1980-02-22 | 1980-02-22 | Crt display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118146A JPS56118146A (en) | 1981-09-17 |
| JPS6213689B2 true JPS6213689B2 (ja) | 1987-03-28 |
Family
ID=12071769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203880A Granted JPS56118146A (en) | 1980-02-22 | 1980-02-22 | Crt display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56118146A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614314B2 (ja) * | 1984-07-23 | 1994-02-23 | 株式会社リコー | 表示情報処理装置 |
| FR2582132B1 (fr) * | 1985-05-15 | 1987-07-17 | O Donnell Ciaran | Circuit de memoire d'image virtuelle permettant le multifenetrage |
| JP2531619B2 (ja) * | 1985-09-17 | 1996-09-04 | 日本電気株式会社 | スクロ−ル表示制御方式 |
| JPH0317897U (ja) * | 1990-06-28 | 1991-02-21 |
-
1980
- 1980-02-22 JP JP2203880A patent/JPS56118146A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118146A (en) | 1981-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4156904A (en) | Computer systems having a common memory shared between a central processor and a CRT display | |
| JPS63279293A (ja) | 画像表示装置 | |
| JPS6213689B2 (ja) | ||
| JPS6139677B2 (ja) | ||
| JP2538680B2 (ja) | Ｃｒｔ制御回路 | |
| JP2891429B2 (ja) | 液晶ディスプレイ制御装置 | |
| JP4553998B2 (ja) | バス制御装置 | |
| JPS644187B2 (ja) | ||
| JPS62272321A (ja) | 表示方式 | |
| JPS61138294A (ja) | ビデオｒａｍアクセス制御方式 | |
| JPS59106024A (ja) | Ｄｍａ制御装置 | |
| JPH0474745B2 (ja) | ||
| JPS60128493A (ja) | 表示制御方式 | |
| JPH01114961A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPS58115677A (ja) | 同一メモリ内でのｄｍａデ−タ転送方式 | |
| JPS585083U (ja) | 図形表示装置 | |
| JPS6325717A (ja) | デ−タ転送回路 | |
| JPS61241790A (ja) | 表示装置 | |
| JPS5995587A (ja) | 表示処理装置 | |
| JPS61190640A (ja) | 画像メモリのアクセス方式 | |
| JPS6349790A (ja) | デイスプレイ装置 | |
| JPH03192293A (ja) | マルチ画面表示方式 | |
| JPS62177670A (ja) | 高速二次元ｄｍａ回路 | |
| JPH01105995A (ja) | 画像表示制御装置 | |
| JPS62150288A (ja) | Ｃｒｔ制御装置 |