JPS6213759B2 - - Google Patents
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- JPS6213759B2 JPS6213759B2 JP55063062A JP6306280A JPS6213759B2 JP S6213759 B2 JPS6213759 B2 JP S6213759B2 JP 55063062 A JP55063062 A JP 55063062A JP 6306280 A JP6306280 A JP 6306280A JP S6213759 B2 JPS6213759 B2 JP S6213759B2
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- 230000010355 oscillation Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はアクテイブモードにおいてもスタン
バイモードにおいても低消費電力が実現されたス
タテイツクメモリ装置等に好適な半導体集積回路
装置に関する。
バイモードにおいても低消費電力が実現されたス
タテイツクメモリ装置等に好適な半導体集積回路
装置に関する。
従来、Ｅ／Ｄ型のｎチヤンネルスタテイツク論
理回路を使つたｎチヤンネルＥ／Ｄ型スタテイツ
クメモリ装置において、第１図に示したような構
成のインバータが用いられている。このインバー
タは、１個のＥ型のドライバトランジスタＴ１
と、Ｄ型のロードトランジスタＴ２と、省エネル
ギー用のＩ型のトランジスタＴ３が電源ＶDDと接
地との間に直列に接続された構成を有する。トラ
ンジスタＴ３のゲートに接続されたコートロール
端子１−１にはチツプイネーブル信号が印加
され、トランジスタＴ１のゲートに接続された入
力端子１−２には入力信号が供給される。トラン
ジスタＴ２のゲートはトランジスタＴ１との接続
点に接続されるとともに、この接続点からは出力
端１−３が導出される。
理回路を使つたｎチヤンネルＥ／Ｄ型スタテイツ
クメモリ装置において、第１図に示したような構
成のインバータが用いられている。このインバー
タは、１個のＥ型のドライバトランジスタＴ１
と、Ｄ型のロードトランジスタＴ２と、省エネル
ギー用のＩ型のトランジスタＴ３が電源ＶDDと接
地との間に直列に接続された構成を有する。トラ
ンジスタＴ３のゲートに接続されたコートロール
端子１−１にはチツプイネーブル信号が印加
され、トランジスタＴ１のゲートに接続された入
力端子１−２には入力信号が供給される。トラン
ジスタＴ２のゲートはトランジスタＴ１との接続
点に接続されるとともに、この接続点からは出力
端１−３が導出される。
このように構成された第１図のインバータにお
いて、アクテイブモードのとき、Ｉ型トランジス
タＴ３の入力端にはチツプイネーブル信号が
供給されて５ボルトとなつて、このトランジスタ
Ｔ３が導通し、入力端１−２に印加された入力に
対して反転された出力が出力端１−３に得られ
る。これに対し、スタンドバイモードのときに
は、トランジスタＴ３のコントロール端１−１が
チツプイネーブル信号によつて０ボルトとな
り、トランジスタＴ３を流れる電流がカツトされ
るようにする。ところで、入力端１−１に５ボル
ト入力したときにトランジスタＴ３のソース端１
−４には５ボルトが出ることが望ましく、トラン
ジスタはＩ型が用いられている。すなわち、アク
テイブモードではあたかもトランジスタＴ３が存
在しないかのごとくに動作することが望ましい。
このため、スタンドバイモードではトランジスタ
Ｔ３のコントロール入力端１−１が０ボルトにな
つても、トランジスタＴ３を流れる電流がカツト
されずに比較的大きく流れ、Ｃ−MOS回路と比
較すると、スタンドバイ電流が大きい欠点があ
る。この欠点は、従来では同一チツプ上で基板
（サブストレート）バイアス電圧信号（以下この
明細書中ではセルフサブバイアス電圧信号と称す
る）を発生するセルフサブバイアス回路が１つで
あり、アクテイブモードとスタンドバイモードと
で同一のセルフサブバイアスを印加しており、ス
タンドバイモードをトランジスタＴ３のコントロ
ール入力端１−１に供給する信号電圧のみで制御
していたことからきている。
いて、アクテイブモードのとき、Ｉ型トランジス
タＴ３の入力端にはチツプイネーブル信号が
供給されて５ボルトとなつて、このトランジスタ
Ｔ３が導通し、入力端１−２に印加された入力に
対して反転された出力が出力端１−３に得られ
る。これに対し、スタンドバイモードのときに
は、トランジスタＴ３のコントロール端１−１が
チツプイネーブル信号によつて０ボルトとな
り、トランジスタＴ３を流れる電流がカツトされ
るようにする。ところで、入力端１−１に５ボル
ト入力したときにトランジスタＴ３のソース端１
−４には５ボルトが出ることが望ましく、トラン
ジスタはＩ型が用いられている。すなわち、アク
テイブモードではあたかもトランジスタＴ３が存
在しないかのごとくに動作することが望ましい。
このため、スタンドバイモードではトランジスタ
Ｔ３のコントロール入力端１−１が０ボルトにな
つても、トランジスタＴ３を流れる電流がカツト
されずに比較的大きく流れ、Ｃ−MOS回路と比
較すると、スタンドバイ電流が大きい欠点があ
る。この欠点は、従来では同一チツプ上で基板
（サブストレート）バイアス電圧信号（以下この
明細書中ではセルフサブバイアス電圧信号と称す
る）を発生するセルフサブバイアス回路が１つで
あり、アクテイブモードとスタンドバイモードと
で同一のセルフサブバイアスを印加しており、ス
タンドバイモードをトランジスタＴ３のコントロ
ール入力端１−１に供給する信号電圧のみで制御
していたことからきている。
従つてこの発明は、アクテイブモードにおいて
は高速、低消費電力特性を示し、スタンドバイモ
ードにおいても低消費電力特性を示すようにした
半導体集積回路装置を提供することを目的とす
る。
は高速、低消費電力特性を示し、スタンドバイモ
ードにおいても低消費電力特性を示すようにした
半導体集積回路装置を提供することを目的とす
る。
以下図面を参照してこの発明の実施例を詳細に
説明する。
説明する。
第２図において、入力端子２−１にはチツプイ
ネーブル信号が供給される。この入力端子２
−１は第１のセルフサブバイアス発生器２−２の
入力端に接続されると共に、インバータ２−３を
介して第２のセルフサブバイアス発生器２−４の
入力端に接続される。第１、第２のセルフサブバ
イアス発生器２−２，２−４は夫夫電源端子ＶDD
および接地間に接続されている。第１、第２のセ
ルフサブバイアス発生器２−２，２−４の出力端
は共通にバイアス電圧ＶBの出力端２−５に接続
される。
ネーブル信号が供給される。この入力端子２
−１は第１のセルフサブバイアス発生器２−２の
入力端に接続されると共に、インバータ２−３を
介して第２のセルフサブバイアス発生器２−４の
入力端に接続される。第１、第２のセルフサブバ
イアス発生器２−２，２−４は夫夫電源端子ＶDD
および接地間に接続されている。第１、第２のセ
ルフサブバイアス発生器２−２，２−４の出力端
は共通にバイアス電圧ＶBの出力端２−５に接続
される。
このような基本構成のバイアス発生回路から得
られるバイアス電圧ＶBは、例えば第３図に示し
たような構成のインバータ回路に供給される。こ
のインバータは電源端子ＶDDと接地との間に直列
に接続された３個のトランジスタＴ４，Ｔ５，Ｔ
６よりなる。トランジスタＴ４〜Ｔ６は夫々Ｅ
型、Ｄ型、Ｉ型である。トランジスタＴ４〜Ｔ６
は夫々バツクゲートバイアス端子３−１，３−
２，３−３を有し、ここには第２図のバイアス電
圧出力端２−５からセルフサブバイアス電圧ＶB
が供給される。トランジスタＴ４のゲートは入力
端３−４に接続され、トランジスタＴ６のゲート
はコントロール入力端３−５に接続される。トラ
ンジスタＴ５のゲートは出力端３−６が導出され
るトランジスタＴ４，Ｔ５の接続点に接続され
る。
られるバイアス電圧ＶBは、例えば第３図に示し
たような構成のインバータ回路に供給される。こ
のインバータは電源端子ＶDDと接地との間に直列
に接続された３個のトランジスタＴ４，Ｔ５，Ｔ
６よりなる。トランジスタＴ４〜Ｔ６は夫々Ｅ
型、Ｄ型、Ｉ型である。トランジスタＴ４〜Ｔ６
は夫々バツクゲートバイアス端子３−１，３−
２，３−３を有し、ここには第２図のバイアス電
圧出力端２−５からセルフサブバイアス電圧ＶB
が供給される。トランジスタＴ４のゲートは入力
端３−４に接続され、トランジスタＴ６のゲート
はコントロール入力端３−５に接続される。トラ
ンジスタＴ５のゲートは出力端３−６が導出され
るトランジスタＴ４，Ｔ５の接続点に接続され
る。
今、第２図において入力端２−１に供給される
チツプイネーブル信号がアクテイブモードを
示していると、これによつてセルフサブバイアス
発生器２−２のみが動作し、この発生器２−２か
ら出力端２−５に出力されるバイアス電圧ＶBは
略−2.5ボルトとなる。この場合のバイアス電圧
ＶBはチヤージポンプ能力も高く、例えば発振周
波数は10MHzというような高いものである。こ
のようにして得られた−2.5ボルトのバイアス電
圧ＶBは第３図のインバータ回路の端子３−１，
３−２，３−３に供給され、トランジスタＴ６は
導通状態となり、第１図のインバータと同様に入
力端３−４に入力された入力信号が反転されて出
力端３−６に出力される。
チツプイネーブル信号がアクテイブモードを
示していると、これによつてセルフサブバイアス
発生器２−２のみが動作し、この発生器２−２か
ら出力端２−５に出力されるバイアス電圧ＶBは
略−2.5ボルトとなる。この場合のバイアス電圧
ＶBはチヤージポンプ能力も高く、例えば発振周
波数は10MHzというような高いものである。こ
のようにして得られた−2.5ボルトのバイアス電
圧ＶBは第３図のインバータ回路の端子３−１，
３−２，３−３に供給され、トランジスタＴ６は
導通状態となり、第１図のインバータと同様に入
力端３−４に入力された入力信号が反転されて出
力端３−６に出力される。
ここで、チツプイネーブル信号がアクテイ
ブモードからスタンドバイモードに変ると、これ
によつてこんどはセルフサブバイアス発生器２−
４のみが動作し、この発生器２−４から出力端子
２−５に出力されるバイアス電圧ＶBは−５ボル
トとなり、絶対値では５ボルト以上となる。この
結果、第３図のインバータにおいてトランジスタ
Ｔ６は完全にカツトオフされ、スタンドバイモー
ドにおいてはトランジスタＴ６にはまつたく電流
が流れなくなり、電力消費が低くおさえられる。
ブモードからスタンドバイモードに変ると、これ
によつてこんどはセルフサブバイアス発生器２−
４のみが動作し、この発生器２−４から出力端子
２−５に出力されるバイアス電圧ＶBは−５ボル
トとなり、絶対値では５ボルト以上となる。この
結果、第３図のインバータにおいてトランジスタ
Ｔ６は完全にカツトオフされ、スタンドバイモー
ドにおいてはトランジスタＴ６にはまつたく電流
が流れなくなり、電力消費が低くおさえられる。
更に、このスタンドバイモードにおいて、セル
フサブバイアス発生器２−４から発生される電圧
信号は、チヤージポンプ能力も低くてよいので、
発振周波数もアクテイブモードのときの発振周波
数の1/10乃至1/100に低下させてよい。この結
果、発生器２−２の消費電力に対して発生器２−
４の消費電力も1/10〜1/100にすることができ
る。
フサブバイアス発生器２−４から発生される電圧
信号は、チヤージポンプ能力も低くてよいので、
発振周波数もアクテイブモードのときの発振周波
数の1/10乃至1/100に低下させてよい。この結
果、発生器２−２の消費電力に対して発生器２−
４の消費電力も1/10〜1/100にすることができ
る。
次に第２図の実施例に示したセルフサブバイア
ス発生器２−２，２−４の詳細な構成、動作を第
４図、第５図を参照して説明する。
ス発生器２−２，２−４の詳細な構成、動作を第
４図、第５図を参照して説明する。
第４図はバイアス発生器２−２の一例を示し、
第２図のチツプイネーブル信号の入力端２−
１、バイアス電圧ＶBの出力端２−５、電源端子
ＶDDはそのまま対応個所に用いられている。この
点は第５図も同様である。このバイアス発生器２
−２は大別して発振器４−Ａ、増幅器４−Ｂ、１
段のチヤージポンプ回路４−Ｃから成つている。
第２図のチツプイネーブル信号の入力端２−
１、バイアス電圧ＶBの出力端２−５、電源端子
ＶDDはそのまま対応個所に用いられている。この
点は第５図も同様である。このバイアス発生器２
−２は大別して発振器４−Ａ、増幅器４−Ｂ、１
段のチヤージポンプ回路４−Ｃから成つている。
発振器４−Ａは３段のＥ／Ｄ型回路４−Ａ１，
４−Ａ２，４−Ａ３を有し、最終段のＥ／Ｄ型回
路４−Ａ３の出力はＤ型トランジスタ４−Ａ４を
介して初段の回路４−Ａ１の入力端にフイードバ
ツクされる。初段の回路４−Ａ１の出力は第２段
の回路４−Ａ２の入力端にＤ型トランジスタ４−
Ａ５を介して結合される。初段回路４−Ａ１の入
力端に接続されているキヤパシタは発振周波数を
決めるためのものである。
４−Ａ２，４−Ａ３を有し、最終段のＥ／Ｄ型回
路４−Ａ３の出力はＤ型トランジスタ４−Ａ４を
介して初段の回路４−Ａ１の入力端にフイードバ
ツクされる。初段の回路４−Ａ１の出力は第２段
の回路４−Ａ２の入力端にＤ型トランジスタ４−
Ａ５を介して結合される。初段回路４−Ａ１の入
力端に接続されているキヤパシタは発振周波数を
決めるためのものである。
この発振器４−Ａは例えば10MHzの発振出力
を出し、これは次段の増幅器４−Ｂで増幅された
後でチヤージポンプ回路４−Ｃに供給される。発
振器４−Ａおよび増幅器４−Ｂはトランジスタ２
−２Ａを介して電源端子ＶDDに接続され、トラン
ジスタ２−２Ａはそのゲートに端子２−１を介し
て印加されるチツプイネーブル信号によつて
導通される。従つて、このバイアス回路２−２全
体は入力端２−１にチツプイネーブル信号が
供給されたときのみ10MHzの出力を発生させ
る。この出力ＶBは、ＶDDが５ボルト、各Ｅ型の
トランジスタのＶTが0.5ボルトの条件下で約−
2.5ボルトとなるように構成されている。
を出し、これは次段の増幅器４−Ｂで増幅された
後でチヤージポンプ回路４−Ｃに供給される。発
振器４−Ａおよび増幅器４−Ｂはトランジスタ２
−２Ａを介して電源端子ＶDDに接続され、トラン
ジスタ２−２Ａはそのゲートに端子２−１を介し
て印加されるチツプイネーブル信号によつて
導通される。従つて、このバイアス回路２−２全
体は入力端２−１にチツプイネーブル信号が
供給されたときのみ10MHzの出力を発生させ
る。この出力ＶBは、ＶDDが５ボルト、各Ｅ型の
トランジスタのＶTが0.5ボルトの条件下で約−
2.5ボルトとなるように構成されている。
第５図はバイアス発生回路２−４の一例を示
す。これは発振器５−Ａ、増幅器５−Ｂ、３段の
チヤージポンプ回路５−Ｃに大別される。このう
ち、発振器５−Ａ、増幅器５−Ｂは夫々第４図に
示した発振器４−Ａ、増幅器４−Ｂと同様に構成
されているので同様の参照番号を付してある。チ
ヤージポンプ回路５−Ｃは３個のキヤパシタ５−
Ｃ１，５−Ｃ２，５−Ｃ３を用いた３段の回路構
造となつている。従つて増幅器５−Ｂで増幅され
た発振器５−Ａの出力はこのチヤージポンプ回路
５−Ｃで−５ボルト以上の逆バイアス電圧ＶBと
して出力される。
す。これは発振器５−Ａ、増幅器５−Ｂ、３段の
チヤージポンプ回路５−Ｃに大別される。このう
ち、発振器５−Ａ、増幅器５−Ｂは夫々第４図に
示した発振器４−Ａ、増幅器４−Ｂと同様に構成
されているので同様の参照番号を付してある。チ
ヤージポンプ回路５−Ｃは３個のキヤパシタ５−
Ｃ１，５−Ｃ２，５−Ｃ３を用いた３段の回路構
造となつている。従つて増幅器５−Ｂで増幅され
た発振器５−Ａの出力はこのチヤージポンプ回路
５−Ｃで−５ボルト以上の逆バイアス電圧ＶBと
して出力される。
第５図のバイアス発生器２−４では発振器５−
Ａ、増幅器５−Ｂはトランジスタ２−４Ａを介し
て電源端子ＶDDに接続され、トランジスタ２−４
Ａのゲートは、インバータ２−３よりのチツプイ
ネーブル信号を受ける入力端２−４Ｂに接続
されているから、トランジスタ２−４Ａはチツプ
イネーブル信号が端子２−４Ｂに供給された
とき、即ち、第２図の入力端２−１にチツプイネ
ーブル信号が印加されたときのみ導通する。
従つてこのバイアス回路２４全体は入力端２−１
に信号が印加されたときのみ動作して10MHz
に対して1/10〜1/100の周波数、例えば1MHzの
周波数のバイアス電圧ＶBを出力する。
Ａ、増幅器５−Ｂはトランジスタ２−４Ａを介し
て電源端子ＶDDに接続され、トランジスタ２−４
Ａのゲートは、インバータ２−３よりのチツプイ
ネーブル信号を受ける入力端２−４Ｂに接続
されているから、トランジスタ２−４Ａはチツプ
イネーブル信号が端子２−４Ｂに供給された
とき、即ち、第２図の入力端２−１にチツプイネ
ーブル信号が印加されたときのみ導通する。
従つてこのバイアス回路２４全体は入力端２−１
に信号が印加されたときのみ動作して10MHz
に対して1/10〜1/100の周波数、例えば1MHzの
周波数のバイアス電圧ＶBを出力する。
以下、この発明の特長を列挙すると、
１ アクテイブモードとスタンドバイモードによ
つてセルフサブバイアス電圧を変えるようにし
たので、アクテイブモードにおける特性を損う
ことなく、スタンドバイモードにおける電流を
略Ｃ−MOS回路並に小さくすることができ
る。
つてセルフサブバイアス電圧を変えるようにし
たので、アクテイブモードにおける特性を損う
ことなく、スタンドバイモードにおける電流を
略Ｃ−MOS回路並に小さくすることができ
る。
２ アクテイブモードにおいては電流の振幅が大
きく、セルフサブバイアスを十分維持するため
にセルフサブバイアス発生器の能力を比較的大
きくする必要がある。しかしながら、スタンド
バイモードにおいては小さいチヤージポンプ能
力で十分にセルフサブバイアスを維持でき、ス
タンドバイ時のセルフサブバイアス発生器の消
費電力を小さくできる。
きく、セルフサブバイアスを十分維持するため
にセルフサブバイアス発生器の能力を比較的大
きくする必要がある。しかしながら、スタンド
バイモードにおいては小さいチヤージポンプ能
力で十分にセルフサブバイアスを維持でき、ス
タンドバイ時のセルフサブバイアス発生器の消
費電力を小さくできる。
等が特にあげられる。
第１図はスタンドバイ時に電力の消費量を小さ
くできるようにしたインバータの一例を示す回路
構成図、第２図はこの発明の一実施例を示すシス
テム構成図、第３図はこの発明を適用したときの
スタンドバイモードにおける電力消費量を小さく
することができるインバータの一例を示す回路構
成図、第４図は第２図に示した第１のセルフサブ
バイアス発生器の一具体回路を示す図、第５図は
同じく第２図中に示した第２のセルフサブバイア
ス発生器の一具体回路を示す図である。 ２−１……チツプイネーブル信号入力端子、２
−２……第１セルフサブバイアス発生器、２−３
……インバータ、２−４……第２セルフサブバイ
アス発生器、２−５……バイアス出力端子、３−
１，３−２，３−３……バイアス入力端、３−４
……入力端、３−５……コントロール入力端、３
−６……インバータ出力端、４−Ａ，５−Ａ……
発振器、４−Ｂ，５−Ｂ……増幅器、４−Ｃ，５
−Ｃ……チヤージポンプ回路。
くできるようにしたインバータの一例を示す回路
構成図、第２図はこの発明の一実施例を示すシス
テム構成図、第３図はこの発明を適用したときの
スタンドバイモードにおける電力消費量を小さく
することができるインバータの一例を示す回路構
成図、第４図は第２図に示した第１のセルフサブ
バイアス発生器の一具体回路を示す図、第５図は
同じく第２図中に示した第２のセルフサブバイア
ス発生器の一具体回路を示す図である。 ２−１……チツプイネーブル信号入力端子、２
−２……第１セルフサブバイアス発生器、２−３
……インバータ、２−４……第２セルフサブバイ
アス発生器、２−５……バイアス出力端子、３−
１，３−２，３−３……バイアス入力端、３−４
……入力端、３−５……コントロール入力端、３
−６……インバータ出力端、４−Ａ，５−Ａ……
発振器、４−Ｂ，５−Ｂ……増幅器、４−Ｃ，５
−Ｃ……チヤージポンプ回路。
Claims (1)
- 【特許請求の範囲】 １ アクテイブモードおよびスタンドバイモード
に応じた第１および第２の信号レベルを有するモ
ード制御信号に応答して、アクテイブモードおよ
びスタンドバイモードで動作する論理回路を有す
る半導体集積回路装置において、 この半導体集積回路装置の外部から与えられる
外部電圧に対して、半導体集積回路装置の内部
で、前記外部電圧以外の電圧であつて、且つこの
外部電圧とは異なる極性の第１、第２のセルフサ
ブバイアス電圧を、夫々前記モード制御信号の第
１、第２の信号レベルに応じてアクテイブモード
時、スタンドバイモード時に発生する第１の発振
回路を含む第１の発生器および第２の発振回路を
含む第２の発生器が、前記論理回路とともに同一
チツプ上に形成されてなる、半導体集積回路装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306280A JPS56159891A (en) | 1980-05-13 | 1980-05-13 | Semiconductor integrated circuit device |
| US06/260,994 US4460835A (en) | 1980-05-13 | 1981-05-06 | Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator |
| DE8181103606T DE3162416D1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| EP81103606A EP0039946B1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| CA000377457A CA1185665A (en) | 1980-05-13 | 1981-05-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306280A JPS56159891A (en) | 1980-05-13 | 1980-05-13 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56159891A JPS56159891A (en) | 1981-12-09 |
| JPS6213759B2 true JPS6213759B2 (ja) | 1987-03-28 |
Family
ID=13218469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6306280A Granted JPS56159891A (en) | 1980-05-13 | 1980-05-13 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56159891A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783138B2 (ja) * | 1993-12-03 | 1998-08-06 | 株式会社日立製作所 | 半導体装置 |
| JP2011254305A (ja) * | 2010-06-02 | 2011-12-15 | Asahi Kasei Electronics Co Ltd | クロック負昇圧回路 |
-
1980
- 1980-05-13 JP JP6306280A patent/JPS56159891A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56159891A (en) | 1981-12-09 |
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