JPS62138096A - パルスモ−タの制御回路 - Google Patents
パルスモ−タの制御回路Info
- Publication number
- JPS62138096A JPS62138096A JP27844985A JP27844985A JPS62138096A JP S62138096 A JPS62138096 A JP S62138096A JP 27844985 A JP27844985 A JP 27844985A JP 27844985 A JP27844985 A JP 27844985A JP S62138096 A JPS62138096 A JP S62138096A
- Authority
- JP
- Japan
- Prior art keywords
- pulse motor
- cpu
- signal
- timer
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
- H02P8/36—Protection against faults, e.g. against overheating or step-out; Indicating faults
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、速度変動を抑えるためのパルスモータの制御
回路に関し、イメージスキャナ、プリンタ等における位
置制御装置として用いられる。
回路に関し、イメージスキャナ、プリンタ等における位
置制御装置として用いられる。
（従来の技術）
従来、パルスモータをマイクロコンピュータによって制
御卸する回路は、マイクロコンピュータの出力ボートか
らパルスモータのドライバーへ直接に’ｆＦＩＩ御信号
が送信号ており、ＣＰＵからの指令によって作動するタ
イマの出力信号でＣＰＵに割り込みをかけていた。
御卸する回路は、マイクロコンピュータの出力ボートか
らパルスモータのドライバーへ直接に’ｆＦＩＩ御信号
が送信号ており、ＣＰＵからの指令によって作動するタ
イマの出力信号でＣＰＵに割り込みをかけていた。
（発明が解決しようとする問題点）
しかるに、かかる構成からなるパルスモータの制御回路
では、ＣＰＵが実行しているとき命令の種類によって、
前記タイマから出力される割り込み信号によって実際に
割り込みがかかるまでの時間に差が生じるので、パルス
モータの駆動周期に変動が生じていた。また、例えば１
つのＣＰＵで複数個のパルスモータを制御する場合には
、複数の割り込み信号がＣＰＵに同時に入力されること
があり、どちらか一方のパルスモータの制御が遅れるの
で、駆動周期の変動が太き（なっていた。
では、ＣＰＵが実行しているとき命令の種類によって、
前記タイマから出力される割り込み信号によって実際に
割り込みがかかるまでの時間に差が生じるので、パルス
モータの駆動周期に変動が生じていた。また、例えば１
つのＣＰＵで複数個のパルスモータを制御する場合には
、複数の割り込み信号がＣＰＵに同時に入力されること
があり、どちらか一方のパルスモータの制御が遅れるの
で、駆動周期の変動が太き（なっていた。
（問題点を解決するための手段）
本発明は、ＣＰＵを含むマイクロコンピュータによって
パルスモータを制御する回路において、前記ＣＰＵの指
令によって動作するタイマからの出力信号で、ＣＰＵに
割り込みがかけられるとともに、前記パルスモータへの
制御信号が同期化されるものである。
パルスモータを制御する回路において、前記ＣＰＵの指
令によって動作するタイマからの出力信号で、ＣＰＵに
割り込みがかけられるとともに、前記パルスモータへの
制御信号が同期化されるものである。
（作用）
パルスモータの作動を制御する制御信号が、割り込み指
令をなす割り込み信号を発生するタイマの出力信号によ
って同期化されるので、モータの駆動周期がｃｐｕで指
令される周期に一致し、駆動周期の変動がなくなる。
令をなす割り込み信号を発生するタイマの出力信号によ
って同期化されるので、モータの駆動周期がｃｐｕで指
令される周期に一致し、駆動周期の変動がなくなる。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明に係るパルスモータの制御回路を示す
ブロック図である。
ブロック図である。
ＣＰＵＩはデータバスｌａ及びコントロールバス１ｂを
介し、ＰＰＩ（プログラマブル パラレル インターフ
ェース）２、ＰＩＴ（プログラマブル インターバル
タイマ）３及びＰＩＣ（プログラマブル インターラブ
ド コントローラ）１０が接続されている。ＰＰＩ２は
、パルスモータ６の作動を制御する制御信号をＣＰＵ
１の指令によって、データバス２ａに出力するパラレル
イユ／ターフエース回路である。Ｐ ＩＴ３は、ＣＰＵ
１から指令されるパルスモータ６の駆動周３１７に該当
するカウント数がセットされ、このカウント数をタイマ
カウントし、力・：ノントが終了すると信号ライン３ａ
からｒＨＪレヘルの信号を出力するものである。ＰＩＣ
ＩＯは、ＣＰ Ｕ １に対し割り込み信号を生成するコ
ントローラで、前記信号ライン３ａの状態を受けてイン
バータ１１を介し、ＣＰｕｔの削り込み入力端子（ＩＮ
丁）に接続されている。一方、前記ＰＰＩ２から出力さ
れる制御信号はＤ型フリップフロップ４に入力され、前
記信号ライン３ａ上の信号によって同期がとられ、同期
後の制御信号はデータバス４ａ、モータドライバ５、デ
ータバス５ａを介し、前記パルスモータ６を駆動する信
号となっている。
介し、ＰＰＩ（プログラマブル パラレル インターフ
ェース）２、ＰＩＴ（プログラマブル インターバル
タイマ）３及びＰＩＣ（プログラマブル インターラブ
ド コントローラ）１０が接続されている。ＰＰＩ２は
、パルスモータ６の作動を制御する制御信号をＣＰＵ
１の指令によって、データバス２ａに出力するパラレル
イユ／ターフエース回路である。Ｐ ＩＴ３は、ＣＰＵ
１から指令されるパルスモータ６の駆動周３１７に該当
するカウント数がセットされ、このカウント数をタイマ
カウントし、力・：ノントが終了すると信号ライン３ａ
からｒＨＪレヘルの信号を出力するものである。ＰＩＣ
ＩＯは、ＣＰ Ｕ １に対し割り込み信号を生成するコ
ントローラで、前記信号ライン３ａの状態を受けてイン
バータ１１を介し、ＣＰｕｔの削り込み入力端子（ＩＮ
丁）に接続されている。一方、前記ＰＰＩ２から出力さ
れる制御信号はＤ型フリップフロップ４に入力され、前
記信号ライン３ａ上の信号によって同期がとられ、同期
後の制御信号はデータバス４ａ、モータドライバ５、デ
ータバス５ａを介し、前記パルスモータ６を駆動する信
号となっている。
第２図及び第３図は第１図における回路において、ＣＰ
ＵＩの動作を説明する流れ図で、第２図はパルスモータ
６を駆動するための動作を説明する流れ図で、第３図は
割り込みを受は付けたときの動作を説明する流れ図であ
る。
ＵＩの動作を説明する流れ図で、第２図はパルスモータ
６を駆動するための動作を説明する流れ図で、第３図は
割り込みを受は付けたときの動作を説明する流れ図であ
る。
これらの流れ図において、変数ＰＭＳＴ、Ｎ、ＨＬの内
容をそれぞれ特定のレジスタ等に記憶している。
容をそれぞれ特定のレジスタ等に記憶している。
変数ＰＭＳＴは「０」、「１」、「２」のいずれかの値
をとり、パルスモータ６の回転方向及び停止状態を表す
。ＰＭＳＴが「Ｏ」のときには時計方向の回転を意味し
、「１」のときには反時計方向の回転を意味し、「２」
のとき停止状態を表している。なお、変数ＰＭＳＴの値
はパルスモータ６が停止時には「２」の値がいれられる
が、これはパルスモータ６の回転指令と区別できる値で
あればこれに限るものでない。変数Ｎはスロースタート
のパルス数を示し、変数１（Ｌはパルスモータ６の回転
角度を記憶するためのパルス数カウント用の変数である
。
をとり、パルスモータ６の回転方向及び停止状態を表す
。ＰＭＳＴが「Ｏ」のときには時計方向の回転を意味し
、「１」のときには反時計方向の回転を意味し、「２」
のとき停止状態を表している。なお、変数ＰＭＳＴの値
はパルスモータ６が停止時には「２」の値がいれられる
が、これはパルスモータ６の回転指令と区別できる値で
あればこれに限るものでない。変数Ｎはスロースタート
のパルス数を示し、変数１（Ｌはパルスモータ６の回転
角度を記憶するためのパルス数カウント用の変数である
。
第２図において、ステップ■で変数ＰＭＳＴにパルスモ
ークロの回転方向を「０」若しくは「１ｊにセットし、
ステップ■で前記ＰＩＴ３にスタート時のパルスモータ
６の駆動周期をセットし、さらに、ステップ■でＰＰＩ
２にスタート時のパルスモークロの位置をセントする。
ークロの回転方向を「０」若しくは「１ｊにセットし、
ステップ■で前記ＰＩＴ３にスタート時のパルスモータ
６の駆動周期をセットし、さらに、ステップ■でＰＰＩ
２にスタート時のパルスモークロの位置をセントする。
さらに、ステップ■で変数Ｎにスロースタートのパルス
数をセントし、ステップ■で変数ＨＬをリセットすなわ
ち「０」にセットする。このように、ステップ■〜■に
よって初期設定を行った後で、ステップ■で割り込みを
受は付ける状態（Ｅ Ｉ ： Ｅｎａｂｌｅ Ｉｎｔｅ
ｒｒｕｐｔ）にセットし、ついで、ステップ■で予め設
定したパルスモータ６の停止条件が成立するかどうかを
判断し、成立しなければ再び成立するかどうかを判断す
るルーチンに戻り、成立すればス。
数をセントし、ステップ■で変数ＨＬをリセットすなわ
ち「０」にセットする。このように、ステップ■〜■に
よって初期設定を行った後で、ステップ■で割り込みを
受は付ける状態（Ｅ Ｉ ： Ｅｎａｂｌｅ Ｉｎｔｅ
ｒｒｕｐｔ）にセットし、ついで、ステップ■で予め設
定したパルスモータ６の停止条件が成立するかどうかを
判断し、成立しなければ再び成立するかどうかを判断す
るルーチンに戻り、成立すればス。
テップ■で変数Ｐ Ｍ Ｓ Ｔに「２」の値を入れて終
了する。
了する。
しかして、ＰＩＴ３にセントされたカウント数が終了す
ると、前記信号ライン３ａがｒＨＪレヘルになり、ＰＩ
ＣＩＯ、インバータ１１を介しＣＰＵＩに割り込み指令
がなされ、第３図で示す割り込みルーチンが実行される
。すなわち、この割り込みルーチンでは、まずステップ
■で変数ＰＭＳＴの値が「２」かどうかを調べ、「２ｊ
であればステップ■に移り、ＣＰＵ Ｌが再度割り込み
を受は付ける状Ｇ（ＥＩ）にしリターン命令でメインル
ーチンへ戻る。一方、ステップ■で変数ＰＭＳＴの値が
「２」でなければ、ステップ［相］で変数ＨＬＯ値を１
つ増しくＩＮＣＨＬ） 、ステップ■で変数ＨＬＯ値と
変数Ｎの値を比較する。変数ＨＬの値の方が大きければ
ステップ０でＰＰＩ２に変数ＰＭＳＴの値に従って、パ
ルスモータ６への制御信号を出力して前記ステップ■に
移る。一方、ステップ■で変数ＨＬの方が変数Ｎの値よ
りも小さいか若しくは等しければステップ＠に移り、Ｐ
ＩＴ３に次の駆動周期をセットしてから前記ステップ
０に移る。
ると、前記信号ライン３ａがｒＨＪレヘルになり、ＰＩ
ＣＩＯ、インバータ１１を介しＣＰＵＩに割り込み指令
がなされ、第３図で示す割り込みルーチンが実行される
。すなわち、この割り込みルーチンでは、まずステップ
■で変数ＰＭＳＴの値が「２」かどうかを調べ、「２ｊ
であればステップ■に移り、ＣＰＵ Ｌが再度割り込み
を受は付ける状Ｇ（ＥＩ）にしリターン命令でメインル
ーチンへ戻る。一方、ステップ■で変数ＰＭＳＴの値が
「２」でなければ、ステップ［相］で変数ＨＬＯ値を１
つ増しくＩＮＣＨＬ） 、ステップ■で変数ＨＬＯ値と
変数Ｎの値を比較する。変数ＨＬの値の方が大きければ
ステップ０でＰＰＩ２に変数ＰＭＳＴの値に従って、パ
ルスモータ６への制御信号を出力して前記ステップ■に
移る。一方、ステップ■で変数ＨＬの方が変数Ｎの値よ
りも小さいか若しくは等しければステップ＠に移り、Ｐ
ＩＴ３に次の駆動周期をセットしてから前記ステップ
０に移る。
（発明の効果）
以上述べたように、本発明によれば、パルスモータの制
御信号がタイマで同期化されてパルスモータを駆動する
ので駆動周期の変動がない。よって、イメージスキャナ
、プリンタ等の速度変動が影響のある装置に有効である
。
御信号がタイマで同期化されてパルスモータを駆動する
ので駆動周期の変動がない。よって、イメージスキャナ
、プリンタ等の速度変動が影響のある装置に有効である
。
第１図は本発明に係るパルスモータの制御回路の実施例
を示すブロック図、第２図はパルスモータを駆動するた
めの動作を説明する流れ図、第３図は割り込みを受は付
けた時の動作を説明する流れ図である。 ■・・・ＣＰＵ ２・・・ＰＰｌ ３・・・ＰＩＴ ４・・・Ｄ型フリップフロンプロ
・・・パルスモータ 第２因 第３図
を示すブロック図、第２図はパルスモータを駆動するた
めの動作を説明する流れ図、第３図は割り込みを受は付
けた時の動作を説明する流れ図である。 ■・・・ＣＰＵ ２・・・ＰＰｌ ３・・・ＰＩＴ ４・・・Ｄ型フリップフロンプロ
・・・パルスモータ 第２因 第３図
Claims (1)
- 【特許請求の範囲】 １）ＣＰＵを含むマイクロコンピュータによってパルス
モータを制御する回路において、 前記ＣＰＵの指令によって動作するタイマ からの出力信号で、ＣＰＵに割り込みがかけられるとと
もに、前記パルスモータへの制御信号が同期化されるこ
とを特徴とするパルスモータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27844985A JPS62138096A (ja) | 1985-12-11 | 1985-12-11 | パルスモ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27844985A JPS62138096A (ja) | 1985-12-11 | 1985-12-11 | パルスモ−タの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62138096A true JPS62138096A (ja) | 1987-06-20 |
Family
ID=17597491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27844985A Pending JPS62138096A (ja) | 1985-12-11 | 1985-12-11 | パルスモ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62138096A (ja) |
-
1985
- 1985-12-11 JP JP27844985A patent/JPS62138096A/ja active Pending
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