JPS62138948A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS62138948A JPS62138948A JP60278904A JP27890485A JPS62138948A JP S62138948 A JPS62138948 A JP S62138948A JP 60278904 A JP60278904 A JP 60278904A JP 27890485 A JP27890485 A JP 27890485A JP S62138948 A JPS62138948 A JP S62138948A
- Authority
- JP
- Japan
- Prior art keywords
- data
- channel
- register
- address
- channel device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送装置に係り、特にチャネル装置と主
記憶装置との間のデータ転送に好適なデータ伝送装置に
関する。
記憶装置との間のデータ転送に好適なデータ伝送装置に
関する。
チャネル装置は、古くは、ＩＢＭ社の２８８０ブロツク
マルチプレクサ チャネル（ＢＬｏｃｋＭｕｌｔｉｐ
ｌｅｘｅｒ Ｃｈａｎｎｅｌ ）のようなスタンド・ア
ロンタイプの装置から、最近は、特公昭５８−６１７３
号公報に開示されるようないわゆる集中制御方式による
装置に移行した感がある。集中制御方式には、装置の小
形化という大きなメリットがあるため、今後の入出力処
理の主流となり得る技術である。
マルチプレクサ チャネル（ＢＬｏｃｋＭｕｌｔｉｐ
ｌｅｘｅｒ Ｃｈａｎｎｅｌ ）のようなスタンド・ア
ロンタイプの装置から、最近は、特公昭５８−６１７３
号公報に開示されるようないわゆる集中制御方式による
装置に移行した感がある。集中制御方式には、装置の小
形化という大きなメリットがあるため、今後の入出力処
理の主流となり得る技術である。
しかし、従来の集中制御方式には、■共通制御部の処理
能力からくる性能上の問題、■共通制御部の障害の影響
が複数のチャネルに及ぶという本来チャネル装置が持っ
ていなければならない独立性をそこなうというデ・メリ
ットがある。
能力からくる性能上の問題、■共通制御部の障害の影響
が複数のチャネルに及ぶという本来チャネル装置が持っ
ていなければならない独立性をそこなうというデ・メリ
ットがある。
すなわち、■集中制御方式ではチャネル装置置のデータ
転送中である１バイトあるいは２バイト単位で時分′Ｓ
１１で行なわれ、共通制＠部でチャネル装置からのデー
タを主記憶装置−璧とのデータ巾３２バイトにまとめて
から送出していた。そのため、制御するチャネル装ｕｆ
故が多（なればなるほど、又、各チャネル装置のデータ
転送スピードが上がればあがるほど、共通制御部とチャ
ネル装Ｒとの間のデータ転送がネックになって、性能が
上がらなかった。又、■共通制御部。
転送中である１バイトあるいは２バイト単位で時分′Ｓ
１１で行なわれ、共通制＠部でチャネル装置からのデー
タを主記憶装置−璧とのデータ巾３２バイトにまとめて
から送出していた。そのため、制御するチャネル装ｕｆ
故が多（なればなるほど、又、各チャネル装置のデータ
転送スピードが上がればあがるほど、共通制御部とチャ
ネル装Ｒとの間のデータ転送がネックになって、性能が
上がらなかった。又、■共通制御部。
で複数のチャネル装置からのデータを一括まとめるので
、共通制御部の該一括まとめる機能を有する部分（デー
タバッファ）が障害を起こすと、複数のチャネル装置に
影響が与んでいた。
、共通制御部の該一括まとめる機能を有する部分（デー
タバッファ）が障害を起こすと、複数のチャネル装置に
影響が与んでいた。
本発明の目的は、スタンド・アロンタイプの独立性のメ
リットを、集中制御方式にとり込んだデータ伝送装置を
提供することにある。
リットを、集中制御方式にとり込んだデータ伝送装置を
提供することにある。
〔問題点を解決するための手段〕
上記目的は、共通制御部のデータ転送制御機能のうち、
データバッファリング制御を各チャーネル装置に分配し
て、独立に行なわせ、それ以外の主記憶装置とのデータ
の転送制御を共にＭ Ｆｆｉ制御部で集中的に行なうこ
とにより達成される。
データバッファリング制御を各チャーネル装置に分配し
て、独立に行なわせ、それ以外の主記憶装置とのデータ
の転送制御を共にＭ Ｆｆｉ制御部で集中的に行なうこ
とにより達成される。
各チャネル装置に分子ｔ！！、されたデータバッファリ
ング制イ卸により、■ん装置からのデータは多数のバイ
ト単位にまとめることができる。それによって、チャネ
ル装置と共通制御部との間のデータ転送中を広げること
ができ、従来のデータ転送のネックが解消できる。
ング制イ卸により、■ん装置からのデータは多数のバイ
ト単位にまとめることができる。それによって、チャネ
ル装置と共通制御部との間のデータ転送中を広げること
ができ、従来のデータ転送のネックが解消できる。
又、データバッファリングの機能が各チャネル装置に分
散されるので、一つのチャネル装置のデータバッファが
障害を起こしても他のチャネル装置に影響を与えること
がない。
散されるので、一つのチャネル装置のデータバッファが
障害を起こしても他のチャネル装置に影響を与えること
がない。
さらに、主記憶装置とのデータ転送制御を共通制御部で
集中的に行なうので、従来の集中制御方式のメリットを
失なうことがない。
集中的に行なうので、従来の集中制御方式のメリットを
失なうことがない。
矛１図に、本発明の実施例のブロック溝成図を示す。１
２〜１５は、チャネル装置であり、それぞれ共通のハー
ドウェア構成を持つ。１１は、チャネル装置１２〜１５
を時分割に制御するチャネル制御装置である。チャネル
制御装置１１は、さらに主記憶装置／Ｏにも接続され、
主記憶装置／Ｏとの間のデータ転送制御を行なう。又、
各チャネル装置１２〜１５は夫々Ｉ／Ｏ装置に接続され
（図においてはチャネル装置１２に接続されるＩ／Ｏ装
置１６を１つだけ、他を代表して図示しである。）、対
応する工／′０装置との間のデータ転送制御を行う。
２〜１５は、チャネル装置であり、それぞれ共通のハー
ドウェア構成を持つ。１１は、チャネル装置１２〜１５
を時分割に制御するチャネル制御装置である。チャネル
制御装置１１は、さらに主記憶装置／Ｏにも接続され、
主記憶装置／Ｏとの間のデータ転送制御を行なう。又、
各チャネル装置１２〜１５は夫々Ｉ／Ｏ装置に接続され
（図においてはチャネル装置１２に接続されるＩ／Ｏ装
置１６を１つだけ、他を代表して図示しである。）、対
応する工／′０装置との間のデータ転送制御を行う。
まず、チャネル制御部＃１１から説明する。
チャネル制御装置１１＋は、各チャネル装置１２〜１５
に対応してデータアドレスレジスタ（ＤＡ几０〜３）１
７を持っている。各データアドレスレジスタは対応する
チャネル装置が主記憶装置／Ｏにアクセスすべきデータ
アドレスを保持だめのもので、ＣＮＴＢＵＳ２０からデ
ータアドレスを受取る。１８．１９は、チャネル装置と
主記憶装置とのデータバッファであり、ここでは、３２
バイトブロツクのデータを格納できる。３２バイトとい
−う値は、チャネル装置！と主記憶＠置との間で、１回
の転送で送受できるデータ量に等しい。ここでは、２面
用意しているが、性能上の問題がなければ１ｒｆｊＪで
も構わない。
に対応してデータアドレスレジスタ（ＤＡ几０〜３）１
７を持っている。各データアドレスレジスタは対応する
チャネル装置が主記憶装置／Ｏにアクセスすべきデータ
アドレスを保持だめのもので、ＣＮＴＢＵＳ２０からデ
ータアドレスを受取る。１８．１９は、チャネル装置と
主記憶装置とのデータバッファであり、ここでは、３２
バイトブロツクのデータを格納できる。３２バイトとい
−う値は、チャネル装置！と主記憶＠置との間で、１回
の転送で送受できるデータ量に等しい。ここでは、２面
用意しているが、性能上の問題がなければ１ｒｆｊＪで
も構わない。
一方、チャネル装置１２は、６４バイト容量のデータバ
ッファ３０．アドンスレジスタ２８．カウントレジスタ
６２を持つ。アドレスレジスタ２Ｂは、ＣＮＴＢＵＳ２
０から供給されるデータアドレスの下位６ピツトを保持
している。これは、バッファ３０の容量６４バイトに対
応するようにしたものであり、アドレスレジスタ２８に
よりデータバッファ３０の全アドレス位置が指定できる
。カウンタレジスタ６２は、データ転送すべきデータの
バイト数をＣＮＴＢＵＳ２０から受は取り保持する。
ッファ３０．アドンスレジスタ２８．カウントレジスタ
６２を持つ。アドレスレジスタ２Ｂは、ＣＮＴＢＵＳ２
０から供給されるデータアドレスの下位６ピツトを保持
している。これは、バッファ３０の容量６４バイトに対
応するようにしたものであり、アドレスレジスタ２８に
よりデータバッファ３０の全アドレス位置が指定できる
。カウンタレジスタ６２は、データ転送すべきデータの
バイト数をＣＮＴＢＵＳ２０から受は取り保持する。
父、インターフェイスレジスタ３６は、チャネル装置１
２と■ル装置１６のデータの受は渡しをするためのレジ
スタである。
２と■ル装置１６のデータの受は渡しをするためのレジ
スタである。
尚、ＣＮＴＢ［ＪＳ２０は、チャネル制御装置１１内で
はデータアドレス全ビットを保持するのに十分なビット
数を持つが、チャネル制御装置１１とチャネル装ｄとの
間では６ビノトしか持っていない。チャネル装置とチャ
ネル制＠装置１１間の信号線の本数を少な（するためで
ある。このようにビット数をｉｆの内外で変えることは
、夫々を別のＬＳＩで製造した時に、ビン数の減少につ
ながり、好ましい。
はデータアドレス全ビットを保持するのに十分なビット
数を持つが、チャネル制御装置１１とチャネル装ｄとの
間では６ビノトしか持っていない。チャネル装置とチャ
ネル制＠装置１１間の信号線の本数を少な（するためで
ある。このようにビット数をｉｆの内外で変えることは
、夫々を別のＬＳＩで製造した時に、ビン数の減少につ
ながり、好ましい。
矛２図は、矛１図に図示していない他の信号線であって
、チャネル市ｌ制御装置とチャネル装置との間のインタ
フェース１ｇ号、嵌を示している。
、チャネル市ｌ制御装置とチャネル装置との間のインタ
フェース１ｇ号、嵌を示している。
図では、本発明の詳細な説明に必反な・１ｇ号のみを挙
げている。各信号は、矢印の方向に送らねる。
げている。各信号は、矢印の方向に送らねる。
（ｊ：ｊ）の意味は、該信号が、チヤ不ノ１１毎に割当
てられているということであり、（１：ｎ）は、複数（
ここでは４台）のチャネル装置共有の１ｇ号であるとい
うことである。
てられているということであり、（１：ｎ）は、複数（
ここでは４台）のチャネル装置共有の１ｇ号であるとい
うことである。
次に、信号、−の概略説明をする。
セレクト・・・・・・・・・・・・・・・４ＪＮ Ｅｌ
のチャネル装置の中から１つのチャネル装置を選択す る。
のチャネル装置の中から１つのチャネル装置を選択す る。
セットＡ几・・・・・・・・・・・・・・・ＣＮＴＢＵ
Ｓ２０上のデータアドレスフ、＜７）’ンスレジスタ（
Ａｆ（ｌ）２８に保持するタイミングを示す。
Ｓ２０上のデータアドレスフ、＜７）’ンスレジスタ（
Ａｆ（ｌ）２８に保持するタイミングを示す。
セットＣＲ・・・・・・・・・ＣＮｉ’Ｂ［ＪＳ２ｏ上
のバイト数をカウントレジスタ（Ｃａ）ろ２に 保持するタイミングを示す。
のバイト数をカウントレジスタ（Ｃａ）ろ２に 保持するタイミングを示す。
データ）ＬＥＱ・・・データバッファ６０のデータをチ
ャネル市す御装置へ送るための 要求を示す。
ャネル市す御装置へ送るための 要求を示す。
データＡＣＰ・・・データＲＥＱに対するデータ送許可
を示す。
を示す。
データＴ几ＮＳ ・・・チャネル装置からのデータを
受取るための同期信号。
受取るための同期信号。
ｔＶｉ Ａ Ｓ Ｋ・・・・・・・・・・・・・・・転
送データの有効性を示す。
送データの有効性を示す。
矢に矛６図のチャネル制御装置とチャネル装置間の情報
のやりとりをタイム・チャートを用いて、本実施例の動
作説明を行う。
のやりとりをタイム・チャートを用いて、本実施例の動
作説明を行う。
Ｉｌｏ 装置１６とチャネル装置１２との間でデータ転
送が開始される前に、チャネル制御装置崖１１は、図示
しない回路によりＣＮＴＢＵＳ２０にデータアドレスを
乗せ、チャネル装置１２に対応したデータアドレスレジ
スタ（ＤＡＲＯ）にその内容を格納するとともに、デー
タアドレスの一部（下位６ビツト）は、ＣＮＴＢＵＳ２
０に乗せられて、チャネル装置１２のアドレスレジスタ
３８に送られる（タイミング１＋）。このとぎ、当該チ
ャネルのセレクト信号とともに、セットＡＲ信号が発せ
られ、チャネル装置１２では、前記信号に同期してＣＮ
ＴＢＵＳ２０のデータアドレスを受取る。さらに、チャ
ネル制御装置１１は、転送カワント数をチャネル装置１
２に送り、チャネル装置１２はこれをカウンタレジスタ
に＠哨する（タイミング１１）。このとき同期信号とし
てセットＣＲが使用さねる。次に、人力動ｆｌｌ：／出
力動作に分けて動作説明をする。
送が開始される前に、チャネル制御装置崖１１は、図示
しない回路によりＣＮＴＢＵＳ２０にデータアドレスを
乗せ、チャネル装置１２に対応したデータアドレスレジ
スタ（ＤＡＲＯ）にその内容を格納するとともに、デー
タアドレスの一部（下位６ビツト）は、ＣＮＴＢＵＳ２
０に乗せられて、チャネル装置１２のアドレスレジスタ
３８に送られる（タイミング１＋）。このとぎ、当該チ
ャネルのセレクト信号とともに、セットＡＲ信号が発せ
られ、チャネル装置１２では、前記信号に同期してＣＮ
ＴＢＵＳ２０のデータアドレスを受取る。さらに、チャ
ネル制御装置１１は、転送カワント数をチャネル装置１
２に送り、チャネル装置１２はこれをカウンタレジスタ
に＠哨する（タイミング１１）。このとき同期信号とし
てセットＣＲが使用さねる。次に、人力動ｆｌｌ：／出
力動作に分けて動作説明をする。
（１）人力動作
入力動作は、Ｉ／Ｏ装置１６から上記１意（／Ｏへのデ
ータ転送動ｆｌｌ−をいう。
ータ転送動ｆｌｌ−をいう。
Ｉ／Ｏ獲ｄ＋６からデータが１バイトあるいは２バイト
単位で送られると、そのデータは詞≠１インターフェイ
スレジスタ３５で受けられ、データバッファ３０の入力
レジスタである入力レジスタ２９に送られ、データバッ
ファ３０にアドレスレジスタ２８でボされるアドレス位
置バッファさｎる。このとき、アドレスレジスタ２８の
内容とカウントレジスタ３２の内容は、夫々更新される
。
単位で送られると、そのデータは詞≠１インターフェイ
スレジスタ３５で受けられ、データバッファ３０の入力
レジスタである入力レジスタ２９に送られ、データバッ
ファ３０にアドレスレジスタ２８でボされるアドレス位
置バッファさｎる。このとき、アドレスレジスタ２８の
内容とカウントレジスタ３２の内容は、夫々更新される
。
順方間の入力動作のときアドレスレジスタ２８は＋１さ
れ、逆方向の入力動作のときアドレスレジスタ２８は−
１される。そして、いすへの場合もカウントレジスタ３
２は−１される。ｉ／ＯｇＴｊ！ｔ１６からデータが人
力されるごとに前記動作が練り返されていくが、次の条
件が発生すると、新たな制御動作を起こす。
れ、逆方向の入力動作のときアドレスレジスタ２８は−
１される。そして、いすへの場合もカウントレジスタ３
２は−１される。ｉ／ＯｇＴｊ！ｔ１６からデータが人
力されるごとに前記動作が練り返されていくが、次の条
件が発生すると、新たな制御動作を起こす。
１１）１ （逆方向の入力動作）に達したとぎ、すなわ
ち、入力データが主記憶装置／Ｏ０３２バイトブロツク
分バッファされたとぎ、このブロックを、チャネル匍」
御装鍵１１に送り出すため、チャネル装置１２は、デー
タＲｇＱ信号を１１１にする（タイミングｔｓ）。チャ
ネル制御装置撹１１は、データバッファ１８．Ｎ；’の
いずれかが空いていると、データｌ（、Ｅ Ｑに応答し
てデータＡＣ）’７チヤ不ル装・４１２に返す。さらに
、チャネルｇ ｉｄ ＋ ２からのデータを受取る同期
信号としてデータＴｕ Ｎ Ｓ 信号乞１１゛にする（
タイミングｔ４）。
ち、入力データが主記憶装置／Ｏ０３２バイトブロツク
分バッファされたとぎ、このブロックを、チャネル匍」
御装鍵１１に送り出すため、チャネル装置１２は、デー
タＲｇＱ信号を１１１にする（タイミングｔｓ）。チャ
ネル制御装置撹１１は、データバッファ１８．Ｎ；’の
いずれかが空いていると、データｌ（、Ｅ Ｑに応答し
てデータＡＣ）’７チヤ不ル装・４１２に返す。さらに
、チャネルｇ ｉｄ ＋ ２からのデータを受取る同期
信号としてデータＴｕ Ｎ Ｓ 信号乞１１゛にする（
タイミングｔ４）。
本例では、チャネル装置１２からのデータ転送中は８バ
イトであり、３２バイトのブロックを８バイト４回に分
けて転送する（タイミング１．〜ｔ。
イトであり、３２バイトのブロックを８バイト４回に分
けて転送する（タイミング１．〜ｔ。
）。３２バイトのデータは、１）ＴＩｉＮ２６に來せら
れる。このとぎＭＡ）ＬＫ４ｇ号は転送すべき３２バイ
トのデータブちどこに有効性なデータかあるかを示すマ
スクとして使用される。又、このときも、次々にＩ／Ｏ
装置１６からのデータが、データバッファ５０のアドレ
スレジスタ２８が示すｇ、置に畜込まわる。
れる。このとぎＭＡ）ＬＫ４ｇ号は転送すべき３２バイ
トのデータブちどこに有効性なデータかあるかを示すマ
スクとして使用される。又、このときも、次々にＩ／Ｏ
装置１６からのデータが、データバッファ５０のアドレ
スレジスタ２８が示すｇ、置に畜込まわる。
■ カウンタレジスタ３２の内容が一０′になると転送
すべきデータがな（なったことを示し、それまで、デー
タバッファ３０にバッファされていたデータを上記■と
同じ手順でチャネル制御装置１１に送る。
すべきデータがな（なったことを示し、それまで、デー
タバッファ３０にバッファされていたデータを上記■と
同じ手順でチャネル制御装置１１に送る。
チャネル市１］１卸装置１１は、データバッファ１８゜
１９０いずれかにデータを受は取ると、データを送出し
たチャネルｉ ７１２ Ｋ対応したデータアドレスレジ
スタ（ＤＡＲＯ）から主昌己１．鹸装＋ｌｉ ＋ ０の
データアドレスを取り出し、データとともに主６己＋−
，ｔ ’Ａ ｄ Ｉ Ｇへ送る。父、このとき、データ
アドレスレジスタ（１）ＡＲＯ）の内容を加減算器２１
により順方向の動作の時は＋３２シ、逆方向の動作の時
は−３２する。
１９０いずれかにデータを受は取ると、データを送出し
たチャネルｉ ７１２ Ｋ対応したデータアドレスレジ
スタ（ＤＡＲＯ）から主昌己１．鹸装＋ｌｉ ＋ ０の
データアドレスを取り出し、データとともに主６己＋−
，ｔ ’Ａ ｄ Ｉ Ｇへ送る。父、このとき、データ
アドレスレジスタ（１）ＡＲＯ）の内容を加減算器２１
により順方向の動作の時は＋３２シ、逆方向の動作の時
は−３２する。
（２）出力動作
出力動作は、主記憶装置／ＯからＩ／Ｏ装、（ｉ １
ｉｓへのデータ転送・動作をいう。
ｉｓへのデータ転送・動作をいう。
出力動作では、まず、チャネル装置１６は、データの先
取り要求を行う。このとき、チャネル装置１６は入力動
作時と同様、データ几Ｅ Ｑ １ｇ号乞′１１にする（
タイミングｔｓ）。チャネル制御装置１１は、データＲ
ＥＱ信号を受付けると、要求を出したチャネル装置１２
に対応するデータアドレスレジスタ（ｆ）ＡＲＯ）から
主記憶装置／Ｏのデータアドレスを取り出し、そのデー
タアドレスに基いて主記憶装置／Ｏから３２バイトのデ
ータを読み出し、データバッファ１８．１９のいずれか
が空いている方に格納する。いずれかのデータバッファ
にデータが確定すると、チャネル制＃装置１１は、デー
タＡＣＰ信号をチャネル装置１２に送り（タイミングｔ
４〜ｔ５）、ひき絖き、データＴＲＮ Ｓ （ＮＳＫ同
期１．−ｃ、Ｄ’ｌ’０［ＪＴ２７に出力データを乗せ
る（タイミング１．〜ｔｏ）。
取り要求を行う。このとき、チャネル装置１６は入力動
作時と同様、データ几Ｅ Ｑ １ｇ号乞′１１にする（
タイミングｔｓ）。チャネル制御装置１１は、データＲ
ＥＱ信号を受付けると、要求を出したチャネル装置１２
に対応するデータアドレスレジスタ（ｆ）ＡＲＯ）から
主記憶装置／Ｏのデータアドレスを取り出し、そのデー
タアドレスに基いて主記憶装置／Ｏから３２バイトのデ
ータを読み出し、データバッファ１８．１９のいずれか
が空いている方に格納する。いずれかのデータバッファ
にデータが確定すると、チャネル制＃装置１１は、デー
タＡＣＰ信号をチャネル装置１２に送り（タイミングｔ
４〜ｔ５）、ひき絖き、データＴＲＮ Ｓ （ＮＳＫ同
期１．−ｃ、Ｄ’ｌ’０［ＪＴ２７に出力データを乗せ
る（タイミング１．〜ｔｏ）。
１）ＴＵＯＴ２７は、ＤＴＩＮ２６同様、８バイト巾で
あり、３２バイトのデータブロックは、４１ｇ１に分け
て：伝送される。又、このとき、データアドレスレジス
タ（Ｌ）ＡＲＯ）の内容を加減算器２１により＋５２す
れる。Ｄ’ｆ’０ＵＴ２７上のデータは入力レジスタ２
９を経由して、データバッファ３０に格納される。デー
タ転送開始時、６４バイトのデータパン７ア３０は、主
記憶装置／Ｏから取り出されたデータで埋められる。Ｉ
／Ｏ装置１ｔ１６からデータ選出要求があると、チャネ
ル装置１２は、データバッファ３０からデータを読み出
し、インターフェイスレジスタ３３に移し、Ｉ／Ｏ装置
１６２゜へ送る。データバッファ３０からデータを取り
出すごとにアドレスレジスタ２日の内容は＋１さ汽カウ
ントレジスタ３２の内容は＝１される。アドレスレジス
タ２８の値が（ＸＯＯＯＯＯ）、になると、チャネル装
置１２は、データの先取り要求をチャネル制御装置１１
に対して発する。
あり、３２バイトのデータブロックは、４１ｇ１に分け
て：伝送される。又、このとき、データアドレスレジス
タ（Ｌ）ＡＲＯ）の内容を加減算器２１により＋５２す
れる。Ｄ’ｆ’０ＵＴ２７上のデータは入力レジスタ２
９を経由して、データバッファ３０に格納される。デー
タ転送開始時、６４バイトのデータパン７ア３０は、主
記憶装置／Ｏから取り出されたデータで埋められる。Ｉ
／Ｏ装置１ｔ１６からデータ選出要求があると、チャネ
ル装置１２は、データバッファ３０からデータを読み出
し、インターフェイスレジスタ３３に移し、Ｉ／Ｏ装置
１６２゜へ送る。データバッファ３０からデータを取り
出すごとにアドレスレジスタ２日の内容は＋１さ汽カウ
ントレジスタ３２の内容は＝１される。アドレスレジス
タ２８の値が（ＸＯＯＯＯＯ）、になると、チャネル装
置１２は、データの先取り要求をチャネル制御装置１１
に対して発する。
本実施例では、上述のようにＩ／Ｏ装置１６とチャネル
装置ｆ２との間のデータ転送中が１バイト程度であるの
に対し、チャネル制御装置１１とチャネル装置１２との
間のデータ巾が８バイトとなっている。このため、従来
の如き集中制御方式に２けるチャネル制＃装置１１とチ
ャネル装置１２間のデータネックが解削される。
装置ｆ２との間のデータ転送中が１バイト程度であるの
に対し、チャネル制御装置１１とチャネル装置１２との
間のデータ巾が８バイトとなっている。このため、従来
の如き集中制御方式に２けるチャネル制＃装置１１とチ
ャネル装置１２間のデータネックが解削される。
本発明の他の実施例を矛４図に示す。本実施例では、Ｃ
ＮＴＢＵＳ２０のビット数がチャネル制御装置１１の外
で５ビツトとなっている例である。この５ビツトは、チ
ャネル制御装置１１と主記憶１ｉ／Ｏとのデータ転送中
６２バイトに対応するものである。チャネル装置１２は
さらに、データバッファ３０が上位６２バイトの領域２
３．下位３２バイトの領域２４０２つに分利されており
、領域２３あるいは２４のいずれに、入力レジスタ２９
のデータな舊込み、出力レジスタ３１にデータを読出す
かを指定する回路３５を有する。
ＮＴＢＵＳ２０のビット数がチャネル制御装置１１の外
で５ビツトとなっている例である。この５ビツトは、チ
ャネル制御装置１１と主記憶１ｉ／Ｏとのデータ転送中
６２バイトに対応するものである。チャネル装置１２は
さらに、データバッファ３０が上位６２バイトの領域２
３．下位３２バイトの領域２４０２つに分利されており
、領域２３あるいは２４のいずれに、入力レジスタ２９
のデータな舊込み、出力レジスタ３１にデータを読出す
かを指定する回路３５を有する。
本実施例の動作は、先に示した実施例の動作と基本的に
は同じである。回路３５はアドレスレジスタ２８がアン
ダーフロー又はオーバフローする毎に指定すべき領域を
切換える。
は同じである。回路３５はアドレスレジスタ２８がアン
ダーフロー又はオーバフローする毎に指定すべき領域を
切換える。
すなわち、入力動作の時には、アドレスレジスタ２８の
内容が（００００）２ （順方向）あるいは、（＋ １
１１ ）ｔ （逆方向）に達した時、回路３５により、
今までＩ／Ｏ装置１６からのデータをバッファしていた
領域２６あるいは２４が、チャネル制御装置１１へのデ
ータ転送用に用いられることになる。
内容が（００００）２ （順方向）あるいは、（＋ １
１１ ）ｔ （逆方向）に達した時、回路３５により、
今までＩ／Ｏ装置１６からのデータをバッファしていた
領域２６あるいは２４が、チャネル制御装置１１へのデ
ータ転送用に用いられることになる。
又、出力動作の時には、アドレスレジスタ２８の内容（
ｏ ｏ ｏ ｏ ）ｔに達した時、回路３５によ気合ま
でチャネル制御装置１１からのデータを受けていた領域
２３あるいは２４が、Ｉ／Ｏ装置１６へのデータ転送用
に用いられる。
ｏ ｏ ｏ ｏ ）ｔに達した時、回路３５によ気合ま
でチャネル制御装置１１からのデータを受けていた領域
２３あるいは２４が、Ｉ／Ｏ装置１６へのデータ転送用
に用いられる。
できるので、チャネル制＠装置＋＋とチャネル装置ｄ１
２とを、夫々別々のり、ＳＩで溝成したとぎ、ＬＳＩの
ピンの本数を減らすことができるという効果がある。
２とを、夫々別々のり、ＳＩで溝成したとぎ、ＬＳＩの
ピンの本数を減らすことができるという効果がある。
本発明によれば、チャネル装置とチャネル制御装置４と
の間のデータ転送を、多数バイト一括して行なうことが
できるため、チャネル制御装置による複数チャネル４Ｈ
ｊｔに対する時分割のデータ転送制菌が楽になるという
効果を有する。
の間のデータ転送を、多数バイト一括して行なうことが
できるため、チャネル制御装置による複数チャネル４Ｈ
ｊｔに対する時分割のデータ転送制菌が楽になるという
効果を有する。
矛１図は本発明の一実施例のブロック図、第２図は才１
図におけるチャネル装置、１とチャネル制御装・ｄ間の
信号線の説明図、才３図は牙１図の実施例のタイミング
チャート、矛４図は本発明の他の実施例を示す図である
。 ／Ｏ・・・主記憶装置 １１・・・チャネル制御装置 １２・・・チャネル装置 １６・・・Ｉ／Ｏ装置 １８．１９・・・データ・バッファ ３０・・・データ会バンファ
図におけるチャネル装置、１とチャネル制御装・ｄ間の
信号線の説明図、才３図は牙１図の実施例のタイミング
チャート、矛４図は本発明の他の実施例を示す図である
。 ／Ｏ・・・主記憶装置 １１・・・チャネル制御装置 １２・・・チャネル装置 １６・・・Ｉ／Ｏ装置 １８．１９・・・データ・バッファ ３０・・・データ会バンファ
Claims (1)
- １、複数のチャネル装置とチャネル制御装置とからなる
データ伝送装置において、前記各チャネル装置は夫々に
対応して設けられた入出力装置のデータを保持する第１
のデータ・バッファを有し、前記チャネル制御装置は各
チャネル装置に対応して設けられ、各Ｉ／Ｏ装置のデー
タを格納する主記憶装置上のアドレスを保持するための
保持手段と、前記保持手段により指定されたアドレスに
基いてアクセスされるＩ／Ｏ装置のデータを保持する第
２のデータ・バッファを有し、前記第１、第２のデータ
バッファ間を、前記Ｉ／Ｏ装置と前記チャネル装置間の
データ伝送巾よりも多いビット数でデータ伝送するデー
タ転送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278904A JPS62138948A (ja) | 1985-12-13 | 1985-12-13 | デ−タ転送装置 |
| KR1019860010472A KR910006120B1 (ko) | 1985-12-13 | 1986-12-08 | 데이터 전송 장치 |
| US06/940,621 US4788638A (en) | 1985-12-13 | 1986-12-11 | Data transfer apparatus between input/output devices and main storage with channel devices being of a concentrated type and stand-alone type |
| CN86108261A CN1008483B (zh) | 1985-12-13 | 1986-12-13 | 集中—独立型通道器件实现主存与i/o间数字传送的装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278904A JPS62138948A (ja) | 1985-12-13 | 1985-12-13 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62138948A true JPS62138948A (ja) | 1987-06-22 |
Family
ID=17603713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60278904A Pending JPS62138948A (ja) | 1985-12-13 | 1985-12-13 | デ−タ転送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4788638A (ja) |
| JP (1) | JPS62138948A (ja) |
| KR (1) | KR910006120B1 (ja) |
| CN (1) | CN1008483B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121479A (en) * | 1988-01-27 | 1992-06-09 | Storage Technology Corporation | Early start mode data transfer apparatus |
| JPH07122868B2 (ja) * | 1988-11-29 | 1995-12-25 | 日本電気株式会社 | 情報処理装置 |
| DE68929288T2 (de) * | 1988-12-19 | 2001-11-15 | Nec Corp., Tokio/Tokyo | Datenübertragungsvorrichtung |
| US5347637A (en) * | 1989-08-08 | 1994-09-13 | Cray Research, Inc. | Modular input/output system for supercomputers |
| US5255371A (en) * | 1990-04-02 | 1993-10-19 | Unisys Corporation | Apparatus for interfacing a real-time communication link to an asynchronous digital computer system by utilizing grouped data transfer commands |
| US5241630A (en) * | 1990-11-13 | 1993-08-31 | Compaq Computer Corp. | Device controller with a separate command path between a host and the device and a separate data path including a first in, first out memory between the host and the device |
| JPH04350737A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロコンピュータ |
| US5377328A (en) * | 1991-06-05 | 1994-12-27 | Data General Corporation | Technique for providing improved signal integrity on computer systems interface buses |
| US5418911A (en) * | 1992-06-09 | 1995-05-23 | Intel Corporation | Data path switch method and apparatus that provides capacitive load isolation |
| JPH06103213A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 入出力装置 |
| US5689653A (en) * | 1995-02-06 | 1997-11-18 | Hewlett-Packard Company | Vector memory operations |
| RU2173276C2 (ru) * | 1999-05-31 | 2001-09-10 | Самарский институт инженеров железнодорожного транспорта | Способ контроля состояния рельсовой линии |
| US7284082B2 (en) * | 2004-08-19 | 2007-10-16 | Lsi Corporation | Controller apparatus and method for improved data transfer |
| WO2006024193A1 (fr) * | 2004-08-30 | 2006-03-09 | Magima Digital Information Co., Ltd. | Procede et systeme pour transfert de donnees |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4067059A (en) * | 1976-01-29 | 1978-01-03 | Sperry Rand Corporation | Shared direct memory access controller |
| US4065810A (en) * | 1977-01-26 | 1977-12-27 | International Business Machines Corporation | Data transfer system |
| JPS586173B2 (ja) * | 1978-01-20 | 1983-02-03 | 株式会社日立製作所 | チャネル制御方式 |
| US4479179A (en) * | 1979-07-30 | 1984-10-23 | International Business Machines Corporation | Synchronous cycle steal mechanism for transferring data between a processor storage unit and a separate data handling unit |
| US4494194A (en) * | 1982-09-30 | 1985-01-15 | Burroughs Corporation | Line support processor for data transfer system |
-
1985
- 1985-12-13 JP JP60278904A patent/JPS62138948A/ja active Pending
-
1986
- 1986-12-08 KR KR1019860010472A patent/KR910006120B1/ko not_active Expired
- 1986-12-11 US US06/940,621 patent/US4788638A/en not_active Expired - Fee Related
- 1986-12-13 CN CN86108261A patent/CN1008483B/zh not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4788638A (en) | 1988-11-29 |
| KR910006120B1 (ko) | 1991-08-13 |
| KR870006742A (ko) | 1987-07-14 |
| CN1008483B (zh) | 1990-06-20 |
| CN86108261A (zh) | 1987-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62138948A (ja) | デ−タ転送装置 | |
| JPS63245733A (ja) | データ処理システムの誤り訂正制御方法および装置 | |
| EP0674266A2 (en) | Method and apparatus for interfacing with ram | |
| US6189075B1 (en) | Circuit for the management of memories in a multiple-user environment with access request and priority | |
| JPH0792779B2 (ja) | データ転送制御装置 | |
| JPH0221619B2 (ja) | ||
| JPS636893B2 (ja) | ||
| JPH02299053A (ja) | 複数のｆｉｆｏ情報格納装置における優先順位管理方式 | |
| JP3024686B2 (ja) | 記憶サブシステム | |
| JP3931384B2 (ja) | Ｆｉｆｏメモリ制御装置 | |
| JP3190847B2 (ja) | データ転送制御装置 | |
| JPH06110741A (ja) | コンピュータ装置 | |
| JPH0736806A (ja) | Ｄｍａ方式 | |
| JPS6024976B2 (ja) | メモリ・アクセス制御方式 | |
| JP3259095B2 (ja) | データ転送方法 | |
| JPS63292356A (ja) | Ｄｍａ制御装置 | |
| JP2553128B2 (ja) | データバッファ装置 | |
| JPH0711796B2 (ja) | チャネル処理装置 | |
| JP2826780B2 (ja) | データ転送方法 | |
| JPH04156635A (ja) | ブロックリードアドレス生成システム | |
| JPS6336021B2 (ja) | ||
| JPH0346033A (ja) | ジヨブ間データ転送制御方法 | |
| JPH0439701B2 (ja) | ||
| JPH02190968A (ja) | ベクトル処理装置 | |
| JPH0736819A (ja) | Ｄｍａデータ転送装置 |