JPS62139062A - デ−タ交換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数のコントローラを伝送バスを介して並
設し、各コントローラにはコントローラ数に応じて分割
され自コントローラからはシステムバスを介しまた他コ
ントローラからは伝送バスを介してそれぞれアクセスす
ることが可能な２パンク構成のデュアルポートメモリと
、該デュアルボートメモリのバンク切り換えを交互に行
なう切換回路と、この切換回路を制御する切換制御回路
とを設け、該デュアルポートメモリを介して複数のコン
トローラ間でブロードキャストのデータ交換を行なうデ
ータ交換方式に関する。

〔従来の技術〕

従来、この種のデータ交換方式として、例えば出頭人が
提案した以下の如き方式がある（特開昭６０−８９７０
号公報）。第４図はか〜る方式を示す構成図である。

これは、プロセッサ（ＣＰＵ）１１１．　　ＲＯＭ１１
２およびＲＡＭ１１５　　からなるコントロール回路１
１と、２つのボート（バンク）７ａ、７ｂからなるデュ
アルポートメモリ７と、その切換回路’２＋　＋　１２
２　と、切換制御回路１３と、伝送バスを含む伝送系１
４からなるコントローラを示し、このコントローラ１０
は伝送系１４の伝送バスを介して図示されない他のコン
トローラ（以下、このことを単に伝送側または伝送系と
もいう。）と並列に接続され、これＫよっていわゆるマ
ルチコントローラシステムが構成される。

デュアルポートメモリ７の各バ／　り７　ａ　ｒ　７　
ｂはコントローラの数に対応してそれぞれ複数のブロッ
クＢ１１〜ＢＩＮ　ｔ　Ｂ２１〜Ｂ２Ｎに分割され、成
るコントローラにはＢＮとＢ２１、別のコントローラに
はＢ１２とＢ２２、・・・・・・の如（割り当てらう れる。このコンドロー１０と他のコントローラ（△ 伝送系）とのデータ交換は、このデュアルポートメモリ
７を介して行なわれる。例えば、ブロックＢ１１＃Ｂ２
１がコントローラー０と成る伝送系とのデータ交換のた
めに割り当てられているものとすると、ブロックＢ１１
がコントローラー０側に接続されてデータの受信（読出
）を行なうときは、ブロックＢ２１は伝送系に接続され
てデータを送信（書込）する一方、ブロックＢＮが伝送
系に接続されてデータ送（！（書込）を行なうときは、
コントローラー０がブロックＢ２１に接続されてデータ
受信（続出）を行なう。切換回路１２＋　＋　１２２　
ｉｉこれらバンクにおける各ブロックの切り換えを行な
い、切換制御回路１６はその制御を行なう。

第４図では切換回路１２＋　＋　１２２を接層にて示し
、切換制御回路１６をブロックで示しているが、具体的
には第５図の如く構成される。こ〜に、１はバンクの選
択情報が格納されている、ビットメモリである。４２は
ゲート、３１．５２．３３は反転ゲートであり、伝送系
からのアクセスかコントローラからのアクセスかによっ
て別々のバンクが選択される。なお、７は２つのバンク
人、Ｂに分割されたデュアルポートメモリである。

すなわち、コントローラ１０または伝送系からデュアル
ポートメモリ７をアクセスするときは、そのアドレスに
対応するブロック番号が指定される。このブロック番号
はバンク選択情報格納ビットメモリ１のアドレスとなり
、バンク選択情報格納ビットメモリ１からブロック毎の
バンク選択情報が出力される。この情報により、コント
ローラ１０側からのアクセスでは例えば反転ゲート３２
を、また伝送系からのアクセスではゲート４２をそれぞ
れ介してバンクＡかＢかを選択する。また、バンクの切
換えは各ブロック毎に正常データ受信時、または送信デ
ータ書込み終了時に出力される切換え指令によって行な
われる。つまり、バンク選択情報格納ビットメモリ１の
内容を反転ゲート３１により反転させて行なわれるが、
これはバンクを人からＢまたはＢから人へ切り換えるだ
けであるから、メモリ１の内容をブロック毎に反転させ
るだけで充分ということになる。

〔発明が解決しようとする問題点〕

このように、受信データについてその受信データブロッ
クの切換わるタイミングと、コントローラ側のデータの
アクセスのタイミングとが全く非同期で行なわれるため
、コントローラがアクセスするデータの同期が保証され
ないという問題がおる。つまり、例えば第６図の如く、
コントローラがバンク人のデータをＮ−ｍ語まで読み出
した時点でバンクが切り換えられると、これによりコン
トローラはバンクＢのデータを読み出すことになる。し
たがって、Ｎ語で意味をもつデータについてＮ−ｍまで
はバンクＡのデータ、それ以後のデータｍはバンクＢの
データということになってデ−タの同一性または同期が
保証されないという問題がある。

したがって、この発明は他コントローラから送られてく
るデータと、自コントローラがアクセスするデータとの
同一性を保証することを目的とする。

〔問題点を解決するための手段〕

メモリバンクを各ブロック毎に選択するための選択情報
を格納する第１のメモリと、バンク切換情報を格納する
第２のメモリと、他コントローラからのデータを正常に
受信したときのみ第１メモリの内容を第２メモリへ格納
する第１のゲート手段と、自コントローラからの切換指
令により第２メモリの内容を第１メモリに格納する第２
のゲート手段と、第１．第２メモリ出力の排他的論理和
をとる第３のゲート手段とを設ける。

〔作用〕

バンク選択用のビットメモリとｌ、にバンク切換用のビ
ットメモリを設けることによって正常受信したブロック
毎のデータをこのバンク切換用ビットメモリに登録し、
さらに、コントローラからの切換指令によりバンク切換
用ビットメモリの内容を反転させてバンク選択用ビット
メモリに格納することによって、伝送データとシステム
側がアクセスするデータとの同期または同一性を確保す
るようにする。

〔実施例〕

第１図はこの発明の実施例を示す構成図である。

同図からも明らかなように、これは第５図に示されるも
のに対し、切換情報格納ビットメモリ２、ゲート４１、
排他的論理和（ＥＯＥＬ）ゲート５およびナントゲート
６１，６２等を付加して構成される。

切換情報格納ビットメモリ２は、各ブロック毎の切換情
報を格納する。このとき、該メモリ２にはバンク選択情
報格納ビットメモリ１の出力がゲート４１を介して与え
られるが、このゲートは伝送系からのデータが正常に受
信されたときのみ開かれるので、データが正常に受信さ
れる限りはメモリ２の内容はメモリ１の内容と一致して
いる。

いま、簡単のためバンクＡ、Ｈの成るブロックだけに着
目すると、そのブロックに対する選択情報がＨ＃ならば
メモリ１の内容ｔＩ′ｉ″Ｈ”であり、このときメモリ
２の内容はプ四ツク対応のデータが正常に受信され〜ば
′４　Ｈ７７であり、正常に受信されない場合は”Ｌ＃
である。

一方、メモリ２の出力は反転ゲート３１を介してメモリ
１に与えられるが、この反転ゲート３１はコントローラ
からの切換指令によって開かれるので、切換指令が与え
られへばメモリ２の内容を反転させたものがメモリ１に
与えられる。つまり、メモリ２が”Ｈ′″ならばメモリ
１は１Ｌ”になる。

ＥＯＲ回路５はメモリ１とメモリ２の各出力の論理和演
算を行ない、両者が不一致のとき＠Ｈ”を出力する一方
、一致したときは”Ｌ”を出力してナンドゲー）６１，
５２を閉じてバンクＡ、Ｂが切り換わらないようにする
。

したがって、データが正常に受信され、コントローラか
ら切換指令が与えられると、メモリ２の切換情報が反転
されてメモリ１に与えられ、その結果メモリ１とメモリ
２の出力が不一致となることから、ＥＯＲゲート５を介
してナントゲート６１．６２が開かれるので、メモリ１
の内容により第５図と同様にバンク切り換えが行なわれ
る。一方、データが正常に受信されないときはメモリ１
の内容とメモリ２の内容とが一致することになるため、
ＥＯＲゲート５の出力は＠Ｌ＃となってナントゲート６
１，６２は開かれず、その結果バンクの切り換えは行な
われない。

第２図は受信異常時の動作を説明するための説明図であ
る。

これは、同図（イ）の如くデータＢ１を正常に受信した
が、データＢ２を受信したときに、受信異常となった〜
め切り換えが行なわれず、その結果（ロ）の如（データ
Ｂ１がシステム側で使用される場合を示している。

第３図は受信途中時の動作を説明するためのもので、こ
の場合は同図（イ）の如（データ受信中であることから
切り換えが行なわれず、（ロ）の如くデータＢ１がシス
テム側で使用される場合を示している。

以上のように１第１図の如（構成することＫより、シス
テム（コントローラ）側から切換指令を出さない限りは
切り換えを行なわないようにすると〜もに、切換指令が
出ても受信異常ならば切り換えかでｔ！すいようにして
データの同一性を保証するものである。

〔発明の効果〕

この発明によれば、バンク制御相のメモリをバンク選択
情報格納用と切換情報格納用とに分けて構成したことに
より、バンクの切り換えタイミングをコントローラから
指定することができ、伝送データ（他コントローラから
送られるデータ）とシステムがアクセスするデータとの
同期（同一性）を保証することが可能となる利点がもた
らされるものである。

【図面の簡単な説明】

第１図はこの発明の実施例を示す構成図、第２図は受信
異常時の動作を説明するための説明図、第６図は受信途
中時の動作を説明するための説明図、第４図はデータ交
換方式の従来例を示す構成図、第５図は第４図のデュア
ルポートメモリとその切換回路および切換制御回路の具
体例を示す構成図、第６図は伝送データと自コントロー
ラがアクセスするデータとが非同期となる場合を説明す
るための説明図である。 符号説明 １・・・・・・バンク選択情報格納ビットメモリ、２・
・・・・・切換情報格納ビットメモリ、３１，５２．５
３・・・・・・反転ゲー）、４１．４２・・・・・・ゲ
ート、５・・・・・・ＥＯＲゲート、６１．６２・・・
・・・す／ドゲート、７・・・・・・デュアルポートメ
モリ、７ａ、７ｂ・・・・・・ボート（バンク）、１０
・・・・・・コントローラ、１１・・・・・・コントロ
ール回路、１１１・・・・・・プロセッサ、１１２・・
・・・・ＲＯＭ、１１５・・・・・・ＲＡＭ、１２１．
１２２・・・・・・切換回路、１６・・・・・・切換制
御回路、１４・・・・・・伝送系。 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　　清 偏−一〇 嘉　２　図 匹 費１裏ｔ セ１て区学 ゴ　−　７ 第　５　図 第６図

Claims (1)

1. 【特許請求の範囲】 複数のコントローラを伝送バスを介して並設し、各コン
   トローラにはその数に応じてブロック分割され自コント
   ローラからは内部のシステムバスを介し他コントローラ
   からは前記伝送バスを介してそれぞれアクセスすること
   が可能な２バンク構成のデュアルポートメモリと、該デ
   ュアルポートメモリのバンクを交互に切り換えるための
   切換回路と、該切換回路を制御する切換制御回路とをそ
   れぞれ設け、該デュアルポートメモリを介して複数のコ
   ントローラ間でデータを送、受信するデータ交換方式に
   おいて、 前記切換制御回路の各々に、 前記メモリバンクを各ブロック毎に選択するための選択
   情報を格納する第１のメモリと、 バンク切換情報を格納する第２のメモリと、他コントロ
   ーラからのデータを正常に受信したときのみ前記第１メ
   モリの内容を第２メモリに格納する第１のゲート手段と
   、 自コントローラからのバンク切換指令により前記第２メ
   モリの内容を第１メモリに格納する第２のゲート手段と
   、 第１、第２メモリ出力を受けてバンク切換を有効または
   無効にする第３のゲート手段と、 を設け、少なくとも他コントローラからのデータが正常
   に受信されかつ自コントローラからバンク切換指令を発
   したときのみバンク切換を可能にしてなることを特徴と
   するデータ交換方式。