JPS62143145A - 誤動作検出回路 - Google Patents
誤動作検出回路Info
- Publication number
- JPS62143145A JPS62143145A JP60283406A JP28340685A JPS62143145A JP S62143145 A JPS62143145 A JP S62143145A JP 60283406 A JP60283406 A JP 60283406A JP 28340685 A JP28340685 A JP 28340685A JP S62143145 A JPS62143145 A JP S62143145A
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- JP
- Japan
- Prior art keywords
- circuit
- timer
- cpu
- malfunction
- malfunction detection
- Prior art date
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- Pending
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１つの誤動作検出用タイマー、及び誤動作検出
回路によシ、マルチＣＰＵ、または時分割型マルチＣＰ
Ｕの誤動作を検出する回路、誤動作を検出することによ
り全システムにリセットをかける回路に関するものであ
る。
回路によシ、マルチＣＰＵ、または時分割型マルチＣＰ
Ｕの誤動作を検出する回路、誤動作を検出することによ
り全システムにリセットをかける回路に関するものであ
る。
従来の技術
従来の誤動作検出回路は第３図のようなシステム構成に
なってお９１つのＣＰＵ１に対して１つの誤動作検出用
タイマー２を有していた。ここで・ＧＫはシステムに対
する基本クロック信号、Ｒ３Ｔはシステムに対するリセ
ット信号である。この誤動作検出回路では、誤動作検出
用タイマー２に任意の時間間隔を設定し、ＣＰＵ１の動
作が正常であれば、その時間間隔内にＣＰＵ１から誤動
作検出用タイマー２に対し再トリガーをかけることによ
り、タイマー２はオーバーフローを起こさず、システム
の正常動作の確認全行う。タイマーカウントクロック発
生回路３は基本クロック信号ＧＫより誤動作検出用タイ
マー２のカウントクロックを発生させるＩ′回路であり
、オーツく−フロー検出回路（誤動作検出回路）４ば、
前記タイマー２にオーバーフローが生じた時にリセソト
ノくルスを発生させる回路である。
なってお９１つのＣＰＵ１に対して１つの誤動作検出用
タイマー２を有していた。ここで・ＧＫはシステムに対
する基本クロック信号、Ｒ３Ｔはシステムに対するリセ
ット信号である。この誤動作検出回路では、誤動作検出
用タイマー２に任意の時間間隔を設定し、ＣＰＵ１の動
作が正常であれば、その時間間隔内にＣＰＵ１から誤動
作検出用タイマー２に対し再トリガーをかけることによ
り、タイマー２はオーバーフローを起こさず、システム
の正常動作の確認全行う。タイマーカウントクロック発
生回路３は基本クロック信号ＧＫより誤動作検出用タイ
マー２のカウントクロックを発生させるＩ′回路であり
、オーツく−フロー検出回路（誤動作検出回路）４ば、
前記タイマー２にオーバーフローが生じた時にリセソト
ノくルスを発生させる回路である。
つまり、この従来列構成は、ＣＰ Ｕ １ ’、ｒｉで
・ろ誤動作検出用タイマー２に対しての再トリガーが発
生しなくなると、同タイマー２のオーツ（−フローによ
シシステムの誤動作が検出されＣＰＵ１に対しリセット
をかける回路構成になっていた。
・ろ誤動作検出用タイマー２に対しての再トリガーが発
生しなくなると、同タイマー２のオーツ（−フローによ
シシステムの誤動作が検出されＣＰＵ１に対しリセット
をかける回路構成になっていた。
発明が解決しようとする問題点
従来列では１つのＣＰＵによるシステムに対しては有効
な回路構成であるが、マルチＣＰＵ、時分割型マルチＣ
ＰＨによるシステムに対しては、１つの誤動作検出用タ
イマー２、誤動作検出回路４では１つのＣＰＨに対して
のみの誤動作検出しかできず、全てのＣＰＵ１に対して
の誤動作を検出するためには第４図のように、ＣＰＵの
数だけ誤動作検出用タイマー２．２’、・・・２′及び
誤動作検出回路４ 、４’ 、・・・４′が必要；でな
る。このような回路を採用すればハードの増加によシシ
ステムとしての規模が増大してしまう。
な回路構成であるが、マルチＣＰＵ、時分割型マルチＣ
ＰＨによるシステムに対しては、１つの誤動作検出用タ
イマー２、誤動作検出回路４では１つのＣＰＨに対して
のみの誤動作検出しかできず、全てのＣＰＵ１に対して
の誤動作を検出するためには第４図のように、ＣＰＵの
数だけ誤動作検出用タイマー２．２’、・・・２′及び
誤動作検出回路４ 、４’ 、・・・４′が必要；でな
る。このような回路を採用すればハードの増加によシシ
ステムとしての規模が増大してしまう。
問題点を解決するための手段
上記の問題点を解決するために１つの誤動作検出用タイ
マー及び１つの誤動作検出回路のみでマルチｃｐｔｒ、
時分割型マルチＣＰＨの誤動作を任意設定時間間隔パル
スの欠除を選択し得る論理回路手段によシ検出する回路
、また誤動作時にはシステム、各ＣＰＨに対しリセット
をかける凹路を有するものである。
マー及び１つの誤動作検出回路のみでマルチｃｐｔｒ、
時分割型マルチＣＰＨの誤動作を任意設定時間間隔パル
スの欠除を選択し得る論理回路手段によシ検出する回路
、また誤動作時にはシステム、各ＣＰＨに対しリセット
をかける凹路を有するものである。
作用
本発明の回路構成によりシステムの誤動作を検出するこ
とができ、システム全てに対しリセットをかけることが
できる。
とができ、システム全てに対しリセットをかけることが
できる。
実施列
本発明の実施列を第１図に示すＣＰＵ１．ＣＰＵｆｆの
４個のＣＰＵ（群）１を用いたシステム構成によシ詳し
く述べる。ＣＰＵＩ 、ＣＰＵＩＩ 、ＣＰＵ１、Ｃ：
ＰＵｒＶは各々単独のＣＰｔＪであシ、ＧＫは全システ
ムに対して基本となるクロック信号である。ＣＰＵ管理
回路５はＣＰＵ （群）１中の再トリガー信号（再トリ
ガ−１〜再トリガー■）を選択する回路であり、第２図
でこの回路の一例を詳しく述べる。タイマーカウントク
ロック発生回路３は誤動作検出用タイマー２のカウント
クロックを基本クロック（ＯＫ ）よシ作成する回路で
ある。
４個のＣＰＵ（群）１を用いたシステム構成によシ詳し
く述べる。ＣＰＵＩ 、ＣＰＵＩＩ 、ＣＰＵ１、Ｃ：
ＰＵｒＶは各々単独のＣＰｔＪであシ、ＧＫは全システ
ムに対して基本となるクロック信号である。ＣＰＵ管理
回路５はＣＰＵ （群）１中の再トリガー信号（再トリ
ガ−１〜再トリガー■）を選択する回路であり、第２図
でこの回路の一例を詳しく述べる。タイマーカウントク
ロック発生回路３は誤動作検出用タイマー２のカウント
クロックを基本クロック（ＯＫ ）よシ作成する回路で
ある。
誤動作検出用タイマー２はタイマーカウントクロックの
パルスをカウントするカウンターであり、初期値全設定
することも可能であり、前記タイマー２がオーバーフロ
ーを起こす時間間隔を任意に設定することも可能である
。タイマーオーバーフロー検出回路（誤動作検出回路）
４は、タイマーがオーバーフローを起こした時にリセッ
トパルスを発生させる回路である。
パルスをカウントするカウンターであり、初期値全設定
することも可能であり、前記タイマー２がオーバーフロ
ーを起こす時間間隔を任意に設定することも可能である
。タイマーオーバーフロー検出回路（誤動作検出回路）
４は、タイマーがオーバーフローを起こした時にリセッ
トパルスを発生させる回路である。
次に第２図のＣＰＵ管理回路５について述べる。
２段構成のＴ型フリップフロップ６によりカウンターを
構成し、再トリガーを必要とするＣＰＵＩを決定し、Ａ
ＮＤゲートアにより誤動作検出用タイマー２に必要なＣ
ＰＵ ｌ〜■の再トリガーＩ〜ＩＶｔ選択しＯＲゲート
８により誤動作検出用タイマー２に対して再トリガーを
かける。
構成し、再トリガーを必要とするＣＰＵＩを決定し、Ａ
ＮＤゲートアにより誤動作検出用タイマー２に必要なＣ
ＰＵ ｌ〜■の再トリガーＩ〜ＩＶｔ選択しＯＲゲート
８により誤動作検出用タイマー２に対して再トリガーを
かける。
システムはリセットスタートし、この時のＣＰＵ管理回
路５によ５ＣＰＵＩに対して再トリガーが要求される。
路５によ５ＣＰＵＩに対して再トリガーが要求される。
ＣＰＵ１から再トリガ−１のパルスが発生した場合、誤
動作検出用タイマー２には初期値がロードされる。この
時ＣＰＵ管理回路５はＣＰＵＩＩ；て対して再トリガー
を要求する。ＣＰＵｒＩから再ドア、１ガーＨのパルス
が発生し、誤動作検出用タイマー２に初期値がロードさ
れると、ＣＰＵ管理回路５はＣＰＵＩに対して再トリガ
ーを要求するようになる。ＣＰＵＩから再トリガ−Ｉの
パルスが発生し誤動作検出用タイマー２に初期値がロー
ドされると、ＣＰＵ管理回路６はｃ ｐ ｕ Ｉｙに対
して再トリガーを要求するようになる。ＣＰｔＪ■から
再トリガ−パルスが発生すると、誤動作検出用タイマー
２に初期値がロードされ、ＣＰＵ管理回路５はＣＰＵ
ｌに対して再トリガーを要求するようになる。このよう
に各ＣＰＵ Ｉ〜■から発生する再トリガ−パルスを順
番に誤動作検出用タイマー２に対する再トリガ−パルス
として選択する。そして、ＣＰＵ１からの再トリガ−パ
ルスが無くなる（つまシ、誤動作）時には誤動作検出用
タイマー２のオーバーフローが生じ、オーバーフロー検
出回路（誤動作検出回路）４により全システムに対し、
リセットをかけ、システム、ＣＰＵ１の再起動を実行す
ることができる。システムのリセットスタートからの経
過により、ＣＰＵ（群）１中のどのＣ；ＰＵ（１〜■）
から再トリガー信号が欠除（つまシ、誤動作）している
かを検出することができる。
動作検出用タイマー２には初期値がロードされる。この
時ＣＰＵ管理回路５はＣＰＵＩＩ；て対して再トリガー
を要求する。ＣＰＵｒＩから再ドア、１ガーＨのパルス
が発生し、誤動作検出用タイマー２に初期値がロードさ
れると、ＣＰＵ管理回路５はＣＰＵＩに対して再トリガ
ーを要求するようになる。ＣＰＵＩから再トリガ−Ｉの
パルスが発生し誤動作検出用タイマー２に初期値がロー
ドされると、ＣＰＵ管理回路６はｃ ｐ ｕ Ｉｙに対
して再トリガーを要求するようになる。ＣＰｔＪ■から
再トリガ−パルスが発生すると、誤動作検出用タイマー
２に初期値がロードされ、ＣＰＵ管理回路５はＣＰＵ
ｌに対して再トリガーを要求するようになる。このよう
に各ＣＰＵ Ｉ〜■から発生する再トリガ−パルスを順
番に誤動作検出用タイマー２に対する再トリガ−パルス
として選択する。そして、ＣＰＵ１からの再トリガ−パ
ルスが無くなる（つまシ、誤動作）時には誤動作検出用
タイマー２のオーバーフローが生じ、オーバーフロー検
出回路（誤動作検出回路）４により全システムに対し、
リセットをかけ、システム、ＣＰＵ１の再起動を実行す
ることができる。システムのリセットスタートからの経
過により、ＣＰＵ（群）１中のどのＣ；ＰＵ（１〜■）
から再トリガー信号が欠除（つまシ、誤動作）している
かを検出することができる。
この原理は、時分割型マルチＣＰＵに対しても同様に適
用できる。
用できる。
発明の詳細
な説明したように本発明によれば簡単な制御回路によシ
マルチＣＰＵ、または時分割型マルチＣＰＵに対して１
つの誤動作検出タイマー、誤動作検出回路のみで、また
システムに対しても大幅なハードの増大にはならずＣＰ
Ｕ 、システムの誤動作を検出することが可能となシ、
全システムにリセットをかけることによシシステムの再
起動を行うことができる。
マルチＣＰＵ、または時分割型マルチＣＰＵに対して１
つの誤動作検出タイマー、誤動作検出回路のみで、また
システムに対しても大幅なハードの増大にはならずＣＰ
Ｕ 、システムの誤動作を検出することが可能となシ、
全システムにリセットをかけることによシシステムの再
起動を行うことができる。
第１図は本発明実施例の回路構成図、第２図は同実施列
中の要部回路図、第３図は従来の回路構成図、第４図は
従来のマルチｃｐｔｙの場合の回路構成図である。 １・・・・・・ＣＰＵ（ＣＰＵＩ〜■群）、２・・・・
・・誤動作検出用タイマー、３・・・・・・タイマーカ
ウントクロック発生回路、４・・・・オーバーフロー検
出回路（誤動作検出回路）、５・・・・・ＣＰＵ管理回
路、６・・・・Ｔ型フリップフロップ、７・・・・ＡＮ
Ｄ論理ゲート、８・・・・・ＯＲ論理ゲート。
中の要部回路図、第３図は従来の回路構成図、第４図は
従来のマルチｃｐｔｙの場合の回路構成図である。 １・・・・・・ＣＰＵ（ＣＰＵＩ〜■群）、２・・・・
・・誤動作検出用タイマー、３・・・・・・タイマーカ
ウントクロック発生回路、４・・・・オーバーフロー検
出回路（誤動作検出回路）、５・・・・・ＣＰＵ管理回
路、６・・・・Ｔ型フリップフロップ、７・・・・ＡＮ
Ｄ論理ゲート、８・・・・・ＯＲ論理ゲート。
Claims (1)
- マルチＣＰＵ、または時分割型マルチＣＰＵを有するシ
ステム構成である任意設定時間間隔パルスで再トリガー
動作するタイマー回路を内蔵し、前記設定時間間隔パル
スを選択する論理回路手段および同論理回路手段からの
信号に基づく前記タイマー回路のオーバーフローからシ
ステムの誤動作を検出しシステムに対しリセットをかけ
る回路を有することを特徴とする誤動作検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283406A JPS62143145A (ja) | 1985-12-17 | 1985-12-17 | 誤動作検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283406A JPS62143145A (ja) | 1985-12-17 | 1985-12-17 | 誤動作検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143145A true JPS62143145A (ja) | 1987-06-26 |
Family
ID=17665112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283406A Pending JPS62143145A (ja) | 1985-12-17 | 1985-12-17 | 誤動作検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167941A (ja) * | 1987-01-05 | 1988-07-12 | Mori Seiki Seisakusho:Kk | マルチプロセツサ暴走停止システム |
| JPH0227448A (ja) * | 1988-07-18 | 1990-01-30 | Fujitsu Ten Ltd | 誤動作検知装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024062A (ja) * | 1973-07-04 | 1975-03-14 | ||
| JPS59189465A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | マルチ・プロセツサ・システムの障害検出方式 |
-
1985
- 1985-12-17 JP JP60283406A patent/JPS62143145A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024062A (ja) * | 1973-07-04 | 1975-03-14 | ||
| JPS59189465A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | マルチ・プロセツサ・システムの障害検出方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167941A (ja) * | 1987-01-05 | 1988-07-12 | Mori Seiki Seisakusho:Kk | マルチプロセツサ暴走停止システム |
| JPH0227448A (ja) * | 1988-07-18 | 1990-01-30 | Fujitsu Ten Ltd | 誤動作検知装置 |
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