JPH0748184B2 - 信号出力回路 - Google Patents
信号出力回路Info
- Publication number
- JPH0748184B2 JPH0748184B2 JP63245045A JP24504588A JPH0748184B2 JP H0748184 B2 JPH0748184 B2 JP H0748184B2 JP 63245045 A JP63245045 A JP 63245045A JP 24504588 A JP24504588 A JP 24504588A JP H0748184 B2 JPH0748184 B2 JP H0748184B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- watchdog timer
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Debugging And Monitoring (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号出力回路に関し、特にマイクロコンピュー
タの信号出力回路に関する。
タの信号出力回路に関する。
従来、マイクロコンピュータの信号出力回路は、プログ
ラムの暴走あるいはシステム異常等を検出する手段とし
てウォッチドッグ・タイマが用いられている。このウォ
ッチドッグ・タイマはプログラムの暴走やデッドロック
を検出するための機能で、プログラムの各モジュールご
とにウォッチドッグ・タイマをクリアする命令を入れて
プログラムを設計し、そのウォッチドッグ・タイマ割込
みが発生することでプログラムまたはシステムが異常動
作していることを検出するものである。
ラムの暴走あるいはシステム異常等を検出する手段とし
てウォッチドッグ・タイマが用いられている。このウォ
ッチドッグ・タイマはプログラムの暴走やデッドロック
を検出するための機能で、プログラムの各モジュールご
とにウォッチドッグ・タイマをクリアする命令を入れて
プログラムを設計し、そのウォッチドッグ・タイマ割込
みが発生することでプログラムまたはシステムが異常動
作していることを検出するものである。
第５図はかかる従来の一例を説明するためのウォッチド
ック・タイマからなる信号出力回路のブロック図であ
る。
ック・タイマからなる信号出力回路のブロック図であ
る。
第５図に示すように、かかる信号出力回路はウォッチド
ッグ・タイマ６にクロック信号φとウォッチドッグ・タ
イマクリア信号CLRとを入力し、ウォッチドッグ・タイ
マ回路６がオーバーフローした時、オーバーフロー信号
OVFを外部出力端子OUT1に出力するものである。このウ
ォッチドッグ・タイマ６は、プログラマブルに出力され
るCLR信号によりクリアされるが、クロック信号φによ
りカウントアップしオーバーフローするまでクリア信号
CLRによるクリア操作がおこなわれなかった時、オーバ
ーフロー信号OVFが外部出力端子OUT1より出力される。
ッグ・タイマ６にクロック信号φとウォッチドッグ・タ
イマクリア信号CLRとを入力し、ウォッチドッグ・タイ
マ回路６がオーバーフローした時、オーバーフロー信号
OVFを外部出力端子OUT1に出力するものである。このウ
ォッチドッグ・タイマ６は、プログラマブルに出力され
るCLR信号によりクリアされるが、クロック信号φによ
りカウントアップしオーバーフローするまでクリア信号
CLRによるクリア操作がおこなわれなかった時、オーバ
ーフロー信号OVFが外部出力端子OUT1より出力される。
上述した従来のウォッチドッグ・タイマで構成される信
号出力回路は、ソフトウェアを介さずに外部のシステム
に対して内部システムの異常をすばやく正確に知らせる
ためには、ウォッチドッグ・タイマ専用の出力端子を備
える必要がある。従って、他の機能とマルチプレクスし
た端子にすることができず、端子数が増えてしまうとい
う欠点がある。
号出力回路は、ソフトウェアを介さずに外部のシステム
に対して内部システムの異常をすばやく正確に知らせる
ためには、ウォッチドッグ・タイマ専用の出力端子を備
える必要がある。従って、他の機能とマルチプレクスし
た端子にすることができず、端子数が増えてしまうとい
う欠点がある。
本発明の目的は、からる外部への出力端子数を減らすと
ともに、小型化および経済化を実現する信号出力回路を
提供することにある。
ともに、小型化および経済化を実現する信号出力回路を
提供することにある。
本発明の半導体集積回路は、発振回路およびCPUを備
え、前記発振回路からの周期信号および前記CPUからの
信号に基づいて動作する集積回路装置の信号出力回路に
おいて、前記周期信号を係数し且つ前記CPUから与えら
れる第一の入力信号によりクリアされるウォッチドッグ
・タイマからなるカウンタと、前記カウンタのオーバー
フロー信号によりセットされ且つ前記CPUから与えられ
る第二の入力信号によりリセットされるフリップフロッ
プと、前記周期信号と前記フリップフロップの出力とを
入力とする論理回路とを有し、前記フリップフロップの
出力により前記周期信号を前記論理回路から直接外部端
子に出力したり、停止したりするように構成される。
え、前記発振回路からの周期信号および前記CPUからの
信号に基づいて動作する集積回路装置の信号出力回路に
おいて、前記周期信号を係数し且つ前記CPUから与えら
れる第一の入力信号によりクリアされるウォッチドッグ
・タイマからなるカウンタと、前記カウンタのオーバー
フロー信号によりセットされ且つ前記CPUから与えられ
る第二の入力信号によりリセットされるフリップフロッ
プと、前記周期信号と前記フリップフロップの出力とを
入力とする論理回路とを有し、前記フリップフロップの
出力により前記周期信号を前記論理回路から直接外部端
子に出力したり、停止したりするように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を説明するための信号出
力回路を含むマイクロコンピュータのシステム異常制御
回路の構成図である。
力回路を含むマイクロコンピュータのシステム異常制御
回路の構成図である。
第１図に示すように、本実施例はマイクロコンピュータ
１の異常動作出力をコンパレータ回路２で検出し、リセ
ット信号９によりマイクロコンピュータ１のCPU3をリセ
ット動作させるものである。マイクロコンピュータ１は
水晶発振器に接続したクロック発振回路４と、CPU3から
のクリア（CLR）信号とクロック（φ）信号とを入力し
て選択出力する信号出力回路５とを備え、更に信号出力
回路５はウォッチドッグ・タイマ６および信号選択回路
７を有している。一方、コンパレータ回路２はマイクロ
コンピュータ１の外部出力端子OUT1からの信号出力を抵
抗R1およびコンデンサC1からなる積分回路を介して一方
の入力に印加し、且つ他方の入力に1/4VDDを印加して比
較するコンパレータ８を有している。また、RESはマイ
クロコンピュータ１のリセット入力端子、前述したφは
発振回路４で作られるクロック信号、CLRはCPU3より出
力されるウォッチドッグ・タイマ・クリア信号、OVFは
ウォッチドッグ・タイマ６がオーバーフローしたときに
出力するオーバーフロー信号、RESETはCPU3より出力さ
れる内部リセット信号である。
１の異常動作出力をコンパレータ回路２で検出し、リセ
ット信号９によりマイクロコンピュータ１のCPU3をリセ
ット動作させるものである。マイクロコンピュータ１は
水晶発振器に接続したクロック発振回路４と、CPU3から
のクリア（CLR）信号とクロック（φ）信号とを入力し
て選択出力する信号出力回路５とを備え、更に信号出力
回路５はウォッチドッグ・タイマ６および信号選択回路
７を有している。一方、コンパレータ回路２はマイクロ
コンピュータ１の外部出力端子OUT1からの信号出力を抵
抗R1およびコンデンサC1からなる積分回路を介して一方
の入力に印加し、且つ他方の入力に1/4VDDを印加して比
較するコンパレータ８を有している。また、RESはマイ
クロコンピュータ１のリセット入力端子、前述したφは
発振回路４で作られるクロック信号、CLRはCPU3より出
力されるウォッチドッグ・タイマ・クリア信号、OVFは
ウォッチドッグ・タイマ６がオーバーフローしたときに
出力するオーバーフロー信号、RESETはCPU3より出力さ
れる内部リセット信号である。
第２図は第１図に示す信号出力回路の構成図である。
第２図に示すように、信号出力回路はカウンタとしての
ウォッチドッグ・タイマ６と、フリップフロップ（FF）
10およびANDゲート11からなる信号選択回路７とから構
成されており、特に信号選択回路７は出力端子OUT1より
クロック信号φかウォッチドッグ・タイマ割込み要求信
号WDTOかを出力する回路である。また、セットリセット
型フリップフロップ回路（FF）10はOVF信号とRESET信号
をそれぞれセット・リセット信号とし、ウォッチドッグ
・タイマ割込み要求信号WDTOを出力し、ANDゲート11は
クロック信号φとWDTOとの論理をとり、一致すれば外部
出力端子OUT1へ比較信号を出力する。
ウォッチドッグ・タイマ６と、フリップフロップ（FF）
10およびANDゲート11からなる信号選択回路７とから構
成されており、特に信号選択回路７は出力端子OUT1より
クロック信号φかウォッチドッグ・タイマ割込み要求信
号WDTOかを出力する回路である。また、セットリセット
型フリップフロップ回路（FF）10はOVF信号とRESET信号
をそれぞれセット・リセット信号とし、ウォッチドッグ
・タイマ割込み要求信号WDTOを出力し、ANDゲート11は
クロック信号φとWDTOとの論理をとり、一致すれば外部
出力端子OUT1へ比較信号を出力する。
次に、かかる第１図および第２図で述べた信号出力回路
の動作を説明する。
の動作を説明する。
第３図は第１図および第２図における外部出力信号等の
タイミング図である。
タイミング図である。
第３図に示すように、かかる信号波形は正常動作状態か
らウォッチドッグ・タイマ６が異常を検出した状態への
信号の変化を示している。この例では、ａの期間マイク
ロコンピュータ１が正常動作しており、ｂのタイミング
でウォッチドッグ・タイマ６により異常が検出され、OV
F信号にワンショット信号としてVDDレベル（１）が出力
される。ａの期間WDTOとしてVDDレベル（１）の状態を
出力していたFF10はOVF信号が出力されるとWDTOとしてG
NDレベル（０）を出力する。これによりANDゲート11の
出力はクロック信号φからGNDレベル信号（０）に変
り、OUT1から出力される。従って、ｂ点で異常が検出さ
れるとコンパレータ回路２にはOUT1端子よりGNDレベル
（０）が入力されてコンパレータ出力信号９を発生する
ため、信号９をRES端子に入力しCPU3をリセットするこ
とでマイクロコンピュータ１を容易にリセット動作させ
ることが可能となる。
らウォッチドッグ・タイマ６が異常を検出した状態への
信号の変化を示している。この例では、ａの期間マイク
ロコンピュータ１が正常動作しており、ｂのタイミング
でウォッチドッグ・タイマ６により異常が検出され、OV
F信号にワンショット信号としてVDDレベル（１）が出力
される。ａの期間WDTOとしてVDDレベル（１）の状態を
出力していたFF10はOVF信号が出力されるとWDTOとしてG
NDレベル（０）を出力する。これによりANDゲート11の
出力はクロック信号φからGNDレベル信号（０）に変
り、OUT1から出力される。従って、ｂ点で異常が検出さ
れるとコンパレータ回路２にはOUT1端子よりGNDレベル
（０）が入力されてコンパレータ出力信号９を発生する
ため、信号９をRES端子に入力しCPU3をリセットするこ
とでマイクロコンピュータ１を容易にリセット動作させ
ることが可能となる。
第４図は本発明の第二の実施例を説明するための第２図
と同様の信号出力回路の構成図である。
と同様の信号出力回路の構成図である。
第４図に示すように、本実施例は前述した第一の実施例
と比較し、FF10の正相出力を用い、且つクロック信号φ
とWDTOとの論理をとるのにORゲート12を用いた以外は同
様である。すなわち、信号選択回路７は出力端子OUT1よ
りクロック信号φかウォッチドッグ・タイマ割込み要求
信号WDTOを出力する回路であり、マイクロコンピュータ
の正常動作時はクロック信号φを選択して出力端子OUT1
から外部へ出力し、ウォッチドッグ・タイマ６により異
常が検出され、しかもOVF信号が出力されてWTDO信号が
出力された場合には、出力端子OUT1からVDDレベル
（１）を出力する例である。
と比較し、FF10の正相出力を用い、且つクロック信号φ
とWDTOとの論理をとるのにORゲート12を用いた以外は同
様である。すなわち、信号選択回路７は出力端子OUT1よ
りクロック信号φかウォッチドッグ・タイマ割込み要求
信号WDTOを出力する回路であり、マイクロコンピュータ
の正常動作時はクロック信号φを選択して出力端子OUT1
から外部へ出力し、ウォッチドッグ・タイマ６により異
常が検出され、しかもOVF信号が出力されてWTDO信号が
出力された場合には、出力端子OUT1からVDDレベル
（１）を出力する例である。
以上説明したように、本発明は周期信号に基づいて動作
する集積回路装置の信号出力回路において、前記周期信
号を計数し第一の入力信号によりクリアされるカウンタ
と、前記カウンタのオーバーフロー信号によりセットさ
れ且つ第二の入力信号によりセットされるフリップフロ
ップと、前記周期信号と前記フリップフロップ出力とを
入力とする論理回路で構成され、前記論理回路の出力を
外部端子に出力することにより、クロック出力とウォッ
チドッグ・タイマ割込み要求出力とをマルチプレクスし
た信号として一本の出力端子から出力することができ、
回路の小型化および経済化を実現できるという効果があ
る。
する集積回路装置の信号出力回路において、前記周期信
号を計数し第一の入力信号によりクリアされるカウンタ
と、前記カウンタのオーバーフロー信号によりセットさ
れ且つ第二の入力信号によりセットされるフリップフロ
ップと、前記周期信号と前記フリップフロップ出力とを
入力とする論理回路で構成され、前記論理回路の出力を
外部端子に出力することにより、クロック出力とウォッ
チドッグ・タイマ割込み要求出力とをマルチプレクスし
た信号として一本の出力端子から出力することができ、
回路の小型化および経済化を実現できるという効果があ
る。
【図面の簡単な説明】 第１図は本発明の第一の実施例を説明するための信号出
力回路を含むマイクロコンピュータのシステム異常制御
回路図、第２図は第１図に示す信号出力回路の構成図、
第３図は第１図および第２図における外部出力信号等の
タイミング図、第４図は本発明の第二の実施例を説明す
るための第２図と同様の信号出力回路の構成図、第５図
は従来の一例を説明するためのウォッチドッグ・タイマ
からなる信号出力回路のブロック図である。 １……マイクロコンピュータ、２……コンパレータ回
路、３……CPU、４……発振回路、５……信号出力回
路、６……ウォッチドッグ・タイマ、７……信号選択回
路、８……コンパレータ、９……コンパレータ出力信
号、10……フリップフロップ（FF）回路、11,12……論
理回路、φ……クロック信号、CLR……ウォッチドッグ
・タイマ・クリア信号、OVF……オーバーフロー信号、R
ESET……内部リセット信号、OUT1……外部出力端子、WD
TO……ウォッチドッグ・タイマ割込み要求信号、ａ……
正常動作期間、ｂ……割込み要求タイミング。
力回路を含むマイクロコンピュータのシステム異常制御
回路図、第２図は第１図に示す信号出力回路の構成図、
第３図は第１図および第２図における外部出力信号等の
タイミング図、第４図は本発明の第二の実施例を説明す
るための第２図と同様の信号出力回路の構成図、第５図
は従来の一例を説明するためのウォッチドッグ・タイマ
からなる信号出力回路のブロック図である。 １……マイクロコンピュータ、２……コンパレータ回
路、３……CPU、４……発振回路、５……信号出力回
路、６……ウォッチドッグ・タイマ、７……信号選択回
路、８……コンパレータ、９……コンパレータ出力信
号、10……フリップフロップ（FF）回路、11,12……論
理回路、φ……クロック信号、CLR……ウォッチドッグ
・タイマ・クリア信号、OVF……オーバーフロー信号、R
ESET……内部リセット信号、OUT1……外部出力端子、WD
TO……ウォッチドッグ・タイマ割込み要求信号、ａ……
正常動作期間、ｂ……割込み要求タイミング。
Claims (1)
- 【請求項１】発振回路およびCPUを備え、前記発振回路
からの周期信号および前記CPUからの信号に基づいて動
作する集積回路装置の信号出力回路において、前記周期
信号を計数し且つ前記CPUから与えられる第一の入力信
号によりクリアされるウォッチドッグ・タイマからなる
カウンタと、前記カウンタのオーバーフロー信号により
セットされ且つ前記CPUから与えられる第二の入力信号
によりリセットされるフリップフロップと、前記周期信
号と前記フリップフロップの出力とを入力とする論理回
路とを有し、前記フリップフロップの出力により前記周
期信号を前記論理回路から直接外部端子に出力したり、
停止したりすることを特徴とする信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245045A JPH0748184B2 (ja) | 1988-09-28 | 1988-09-28 | 信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245045A JPH0748184B2 (ja) | 1988-09-28 | 1988-09-28 | 信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0292014A JPH0292014A (ja) | 1990-03-30 |
| JPH0748184B2 true JPH0748184B2 (ja) | 1995-05-24 |
Family
ID=17127762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245045A Expired - Fee Related JPH0748184B2 (ja) | 1988-09-28 | 1988-09-28 | 信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748184B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957033U (ja) * | 1982-10-06 | 1984-04-13 | 株式会社山武 | 規定数パルス発生回路 |
| JPS6037932U (ja) * | 1983-08-23 | 1985-03-15 | 横河電機株式会社 | パルスジエネレ−タ |
-
1988
- 1988-09-28 JP JP63245045A patent/JPH0748184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0292014A (ja) | 1990-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4005124B2 (ja) | マイクロコンピュータ | |
| JPH0748184B2 (ja) | 信号出力回路 | |
| JPS6113250B2 (ja) | ||
| JP2847604B2 (ja) | カウンタ回路内蔵のｉｃおよびワンチップマイクロコンピュータ | |
| US5982248A (en) | Integrated circuit replacement operating clock signal generator having a crystal oscillator | |
| JP2734243B2 (ja) | ウォッチドッグ・タイマ | |
| JP3145937B2 (ja) | マイクロコンピュータの暴走検出方法 | |
| JP2830522B2 (ja) | ウォッチドッグ・タイマ | |
| JP2544224Y2 (ja) | マイクロコンピュータの時定数設定回路 | |
| KR900007296B1 (ko) | 차재용 마이크로콤퓨터 응용 제어장치 | |
| JP2516711B2 (ja) | ウォッチドッグタイマ装置 | |
| JPH0348468B2 (ja) | ||
| JP3035937B2 (ja) | 多機能電話機 | |
| JP2648003B2 (ja) | タイマカウンタ | |
| JPH0792793B2 (ja) | マイクロコンピユ−タ | |
| JP2693885B2 (ja) | マイクロコンピュータ | |
| JPS61501661A (ja) | 並列同期動作 | |
| JPH0371234A (ja) | 状態変化検出装置 | |
| JPS6362776B2 (ja) | ||
| JPH0226245B2 (ja) | ||
| JP2867617B2 (ja) | スタンバイ回路 | |
| JP2770377B2 (ja) | ウォッチドッグタイマ | |
| JPS6327930A (ja) | 割込制御回路 | |
| JPH038005A (ja) | タイマ制御方式 | |
| JPS62143145A (ja) | 誤動作検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |