JPS62143335U - - Google Patents

Info

Publication number
JPS62143335U
JPS62143335U JP3003186U JP3003186U JPS62143335U JP S62143335 U JPS62143335 U JP S62143335U JP 3003186 U JP3003186 U JP 3003186U JP 3003186 U JP3003186 U JP 3003186U JP S62143335 U JPS62143335 U JP S62143335U
Authority
JP
Japan
Prior art keywords
circuit
terminal
functional element
output
inverter circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3003186U
Other languages
English (en)
Other versions
JPH0454509Y2 (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP3003186U priority Critical patent/JPH0454509Y2/ja
Publication of JPS62143335U publication Critical patent/JPS62143335U/ja
Application granted granted Critical
Publication of JPH0454509Y2 publication Critical patent/JPH0454509Y2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Description

【図面の簡単な説明】
第１図Ａは本考案によるスイツチ回路の構成の
一実施例を示す論理回路図、第１図Ｂは第１図Ａ
の端子Ｔ１から端子Ｔ２までの回路の他の実施例
を示す論理回路図、第２図は第１図で示すクロツ
クドインバータ回路５，６を説明するための回路
図、第３図は本考案をデジタルフイルターの構成
に応用した一実施例を示す論理回路図、第４図は
本考案を時間軸圧縮多重信号の処理回路の構成に
応用した一実施例を示す論理回路図、第５図は第
４図で示す回路の動作を説明するための信号波形
図、第６図はシステムの機能の変更をバスライン
の切替えで行う集積回路の構成例を示すブロツク
図、第７図はシステムの機能の変更をバスライン
の切換えで行う原理を説明するブロツク図、第８
図は従来のスイツチ回路の構成例を示す論理回路
図である。 １，３，５′，６′，７′…ＮＡＮＤ回路、１
Ｂ…ＮＯＲ回路、２，２Ｂ，４′，７ａ…インバ
ータ回路、５，６，２０…クロツクドインバータ
ー回路、８，９，１０…乗算器、１２，１４，１
６，１８…加算器、１１，１３，１５，１７，１
９…ラツチ回路、２１，２２…Ｐ型ＭＯＳトラン
ジスタ、２３，２４…Ｎ型ＭＯＳトランジスタ、
２８…遅延線、２９…すきま処理回路、３１，３
２，３３…単位ブロツク、３４，３５，３６…ラ
ツチ回路、３７，３８…スイツチ回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 第１の機能素子と第２の機能素子との間に第３
    の機能素子を介挿させ、もしくは介挿させないよ
    うにするスイツチ回路を有する半導体集積回路に
    おいて、 前記スイツチ回路は、前記第１の機能素子の出
    力が供給される第１の端子と、 前記第３の機能素子に前記第１の機能素子の出
    力を供給する第２の端子と、 前記第３の機能素子の出力が供給される第３の
    端子と、 前記第１もしくは前記第３の機能素子の出力を
    前記第２の機能素子に供給する第４の端子と、 前記第１の端子と前記第２の端子との間に介挿
    されるＮＡＮＤ回路若しくはＮＯＲ回路およびイ
    ンバータ回路と、前記第３の端子と前記第４の端
    子との間に介挿されるインバータ回路およびクロ
    ツクド・インバータ回路と、 前記第１の端子と前記第４の端子との間に介挿
    されるＮＡＮＤ回路およびクロツクド・インバー
    タ回路と、 前記ＮＡＮＤ回路若しくはＮＯＲ回路およびク
    ロツクド・インバータ回路を制御する手段とを具
    えたことを特徴とする半導体集積回路。
JP3003186U 1986-03-04 1986-03-04 Expired JPH0454509Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3003186U JPH0454509Y2 (ja) 1986-03-04 1986-03-04

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3003186U JPH0454509Y2 (ja) 1986-03-04 1986-03-04

Publications (2)

Publication Number Publication Date
JPS62143335U true JPS62143335U (ja) 1987-09-10
JPH0454509Y2 JPH0454509Y2 (ja) 1992-12-21

Family

ID=30834468

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3003186U Expired JPH0454509Y2 (ja) 1986-03-04 1986-03-04

Country Status (1)

Country Link
JP (1) JPH0454509Y2 (ja)

Also Published As

Publication number Publication date
JPH0454509Y2 (ja) 1992-12-21

Similar Documents

Publication Publication Date Title
JPS62143335U (ja)
JPH05102312A (ja) 半導体集積回路
JP3052433B2 (ja) レベルシフト回路
JP3018351B2 (ja) 半導体回路
JPH0686458A (ja) 電源選択回路
JPH0224279Y2 (ja)
JPH0232786B2 (ja)
JPS6072037U (ja) シユミツト回路
JPS61173518A (ja) 信号断検出回路
JPS60101832U (ja) 相補型ｍｏｓ集積回路
JPS6028412B2 (ja) Ｆｅｔを用いたデジタル集積回路
JPH06103838B2 (ja) 論理回路
JPH09321609A (ja) 集積回路
JPS60111281U (ja) 入出力回路
JPS59111334U (ja) インバ−タ回路
JPH0157848B2 (ja)
JPS6395731A (ja) 半導体回路
JPS6039126U (ja) 電流源回路
JPS63302615A (ja) デジタル集積回路
JPS59193030U (ja) 論理回路
JPH0322489U (ja)
JPH04196916A (ja) フリップフロップ回路
JPS588236U (ja) トランジスタ交流スイツチ
JPS5877928U (ja) デイジタル入力の雑音除去回路
JPS60130906A (ja) ソ−スフオロワ回路