JPS62143452A - Ｂｉ−ＣＭＯＳ半導体装置の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ半導体装置の製造方法Info
- Publication number
- JPS62143452A JPS62143452A JP60283012A JP28301285A JPS62143452A JP S62143452 A JPS62143452 A JP S62143452A JP 60283012 A JP60283012 A JP 60283012A JP 28301285 A JP28301285 A JP 28301285A JP S62143452 A JPS62143452 A JP S62143452A
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- Japan
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- impurity
- impurity layer
- concentration impurity
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置、特にバイポーラトランジスタ
と、電界効果トランジスタとが共存するＢｉ−ＣＭＯＳ
半導体装置の製造方法に関するものである。
と、電界効果トランジスタとが共存するＢｉ−ＣＭＯＳ
半導体装置の製造方法に関するものである。
（従来の技術）
従来、Ｂｉ −ＣＭＯＳの特性に関しては、昭和５８年
度、電子通信学会半導体・材料部門全国大会２５７で知
られテオリ、Ｓｔ ’ｒ’ −トＢｉ −ＣＭＯＳプロ
セスを用いたＦＤＤ用リード／ライトＩＣに関しては、
昭和５９年度電子通信学会通信部門全国大会１２３で知
られている。
度、電子通信学会半導体・材料部門全国大会２５７で知
られテオリ、Ｓｔ ’ｒ’ −トＢｉ −ＣＭＯＳプロ
セスを用いたＦＤＤ用リード／ライトＩＣに関しては、
昭和５９年度電子通信学会通信部門全国大会１２３で知
られている。
次に、まず、この発明の説明の便宜のために、従来一般
的なりｉ −ＣＭＯＳ集積回路装置につき説明する。
的なりｉ −ＣＭＯＳ集積回路装置につき説明する。
第５図は一般的なりｉ −ＣＭＯＳ集積回路装置の断面
構造を示す図である。この構造ではｎｐｎバイポーラト
ランジスタＴ１と、ｎチャンネルＭＯＳトランジスタＴ
２とがアイソレーション領域により分離されている。
構造を示す図である。この構造ではｎｐｎバイポーラト
ランジスタＴ１と、ｎチャンネルＭＯＳトランジスタＴ
２とがアイソレーション領域により分離されている。
このバイポーラトランジスタＴ１はｐ型半導体基板１内
に拡散された口型（ｎ＋）埋込み拡散層（ｎ＋型高不純
物濃度領域とも称する）２と、ｎ型エピタキシャル層３
とをフレフタ領域とし、エピタキシャル層３内に拡散形
成されたＰ型（ｐ＋）拡散層４をベース領域とし、ｐ型
拡散層４内のｎ型（ｎ＋）拡散層５をエミッタ領域とし
て形成されている。
に拡散された口型（ｎ＋）埋込み拡散層（ｎ＋型高不純
物濃度領域とも称する）２と、ｎ型エピタキシャル層３
とをフレフタ領域とし、エピタキシャル層３内に拡散形
成されたＰ型（ｐ＋）拡散層４をベース領域とし、ｐ型
拡散層４内のｎ型（ｎ＋）拡散層５をエミッタ領域とし
て形成されている。
−万、ＭＯＳトランジスタＴｔはエピタキシャル層３内
に低濃度で拡散形成されたＰ−ウェル層６内に形成され
た高濃度ｎ型（ｎ十）層７をソース領域およびドレイン
領域とし、これらソースおよびドレイン領域間のエピタ
キシャル層３の表面上に形成された絶Ｒ膜８を介してそ
の上側に形成した金属膜９をｆ−トとして形成されてい
る。
に低濃度で拡散形成されたＰ−ウェル層６内に形成され
た高濃度ｎ型（ｎ十）層７をソース領域およびドレイン
領域とし、これらソースおよびドレイン領域間のエピタ
キシャル層３の表面上に形成された絶Ｒ膜８を介してそ
の上側に形成した金属膜９をｆ−トとして形成されてい
る。
これら両トランジスタＴ１およびＴ２との間のアイソレ
ーションをアイソレーション領域１０で行っている。
ーションをアイソレーション領域１０で行っている。
（発明が解決しようとする問題点〕
しかしながら、上記構造のＢｉ−ＣＭＯＳ集積回路装置
では、ｎチャンネルＭＯ８）ランジスタＴ、のＰウェル
層６の下に埋込拡散層２があるため、Ｐ−ウェル層６の
底部が埋込拡散層２によシ押し上げられることのないよ
うにエピタキシャル層３の厚さく図中Ｘ）を６〜７μｍ
以上の厚みにしなければならず、結果的にｎｐｎバイポ
ーラトランジスタＴ１のコレクタ抵抗を高くしてしまう
など、素子特性上の問題点や、アイソレーション領域１
０ｔ−深＜形成しなければならないなど、製造上の問題
点があった。
では、ｎチャンネルＭＯ８）ランジスタＴ、のＰウェル
層６の下に埋込拡散層２があるため、Ｐ−ウェル層６の
底部が埋込拡散層２によシ押し上げられることのないよ
うにエピタキシャル層３の厚さく図中Ｘ）を６〜７μｍ
以上の厚みにしなければならず、結果的にｎｐｎバイポ
ーラトランジスタＴ１のコレクタ抵抗を高くしてしまう
など、素子特性上の問題点や、アイソレーション領域１
０ｔ−深＜形成しなければならないなど、製造上の問題
点があった。
次に、エピタキシャル層の厚さを６〜７μｍ以上にしな
ければならないということについて、詳しく述べる。た
とえば、この構造のままでエピタキシャル層３の厚さを
薄くすると、ｎチャンネルＭＯＳ ＴｔのＰ−ウェル層
６は、底部が埋込拡散層２によって押し上げられ、接合
深さが浅くなってしまうＯ このことは、ｎチャンネルＭＯＳトランジスタＴ、のソ
ースまたはドレインをエミッタとし、Ｐ−ウェル層６を
ベース、埋込拡散層２をコレクタとする寄生ｎｐｎ ト
ランジスタのβを高くし、ｎチャンネルＭＯＳトランジ
スタＴ！の耐圧低下やラッチアップの発生などの問題が
生じる。
ければならないということについて、詳しく述べる。た
とえば、この構造のままでエピタキシャル層３の厚さを
薄くすると、ｎチャンネルＭＯＳ ＴｔのＰ−ウェル層
６は、底部が埋込拡散層２によって押し上げられ、接合
深さが浅くなってしまうＯ このことは、ｎチャンネルＭＯＳトランジスタＴ、のソ
ースまたはドレインをエミッタとし、Ｐ−ウェル層６を
ベース、埋込拡散層２をコレクタとする寄生ｎｐｎ ト
ランジスタのβを高くし、ｎチャンネルＭＯＳトランジ
スタＴ！の耐圧低下やラッチアップの発生などの問題が
生じる。
また、Ｐ−ウェル層６の下のＮ＋埋込み拡散層２をなく
し、Ｐ−ウェル層６とＰ型半導体基板１を接続すること
により、ラッチアップを発生させないようにすることが
できるが、この構造では、Ｐ−ウェル層６とＰ型半導体
基板１が電気的に導通状態とナルｏテ、 ｐ−ウェル層
６にパックバイアスなど単独の電位を加えて使用するこ
とができない。
し、Ｐ−ウェル層６とＰ型半導体基板１を接続すること
により、ラッチアップを発生させないようにすることが
できるが、この構造では、Ｐ−ウェル層６とＰ型半導体
基板１が電気的に導通状態とナルｏテ、 ｐ−ウェル層
６にパックバイアスなど単独の電位を加えて使用するこ
とができない。
この発明は、前記従来技術がもっている問題点のウチ、
エピタキシャル層を薄くできない点と、エピタキシャル
層と′電気的にＰ−ウェル層と電気的に、絶はできない
点と、バイポーラトランジスタのコレクタ抵抗が制い点
と、アイソレーション９Ｊ［を深くしなければならない
点について解決したＢｉ−ＣＭＯＳ半導体装置の製造方
法を提供するものである。
エピタキシャル層を薄くできない点と、エピタキシャル
層と′電気的にＰ−ウェル層と電気的に、絶はできない
点と、バイポーラトランジスタのコレクタ抵抗が制い点
と、アイソレーション９Ｊ［を深くしなければならない
点について解決したＢｉ−ＣＭＯＳ半導体装置の製造方
法を提供するものである。
（問題点全解決するための手段）
この発明は、Ｂｉ−ＣＭＯＳ半導体装置の製造方法にお
いて、半導体基板にそれとは反対の導電型の高濃度不純
物層と低濃度不純物層を形成後半導体基板とは反対の導
電型のエピタキシャル層を形成シ；’ｌ＆、ｎチャンネ
ルＭＯＳトランジスタのＰ−ウェル層を低濃度の不純物
層の上部と、低濃度不純物層と高濃度不純物以外の上部
とに形成する工程を導入したものである。
いて、半導体基板にそれとは反対の導電型の高濃度不純
物層と低濃度不純物層を形成後半導体基板とは反対の導
電型のエピタキシャル層を形成シ；’ｌ＆、ｎチャンネ
ルＭＯＳトランジスタのＰ−ウェル層を低濃度の不純物
層の上部と、低濃度不純物層と高濃度不純物以外の上部
とに形成する工程を導入したものである。
（作用）
この発明によれば、Ｂｉ−ＣＭＯＳ半導体装置の製造方
法において、以上のような工程を導入したので、半導体
基板と′電気的に独立したＰ−ウェル層とエピタキシャ
ル層を電気的に分離する層を同時に形成するように作用
し、したがって前記問題点を除去できる。
法において、以上のような工程を導入したので、半導体
基板と′電気的に独立したＰ−ウェル層とエピタキシャ
ル層を電気的に分離する層を同時に形成するように作用
し、したがって前記問題点を除去できる。
（実施例）
以下、この発明のＢｉ−ＣＭＯＳ半導体装置の製造方法
の実施例について、第１図ないし第３図の工程説明図に
より説明する。
の実施例について、第１図ないし第３図の工程説明図に
より説明する。
まず、第１図に示すように、Ｐ型で抵抗率が１０〜４０
Ω−閏の半導体基板１を用意し、この半導体基板１の主
表面のバイポーラトランジスタＴ、の形成部分に比較的
拡散定数の小さいｎ型のＡｍ度不純物層２１を形成し、
続いて半導体基板１の主表面のｎチャンネルＭ ＯＳ
Ｔ２の形成部分に比較的拡散定数の大きいＮ型の低濃度
不純物層２２を形成する。
Ω−閏の半導体基板１を用意し、この半導体基板１の主
表面のバイポーラトランジスタＴ、の形成部分に比較的
拡散定数の小さいｎ型のＡｍ度不純物層２１を形成し、
続いて半導体基板１の主表面のｎチャンネルＭ ＯＳ
Ｔ２の形成部分に比較的拡散定数の大きいＮ型の低濃度
不純物層２２を形成する。
この高濃度不純物層２１を形成する不純物として、ヒ素
（ＡＳ）、アンチモン（Ｓｂ ）などといった比較的拡
散定数の小さい不純物を使用する。通常はこの高濃度不
純物層２１をアンチモンの熱拡散によって形成する。
（ＡＳ）、アンチモン（Ｓｂ ）などといった比較的拡
散定数の小さい不純物を使用する。通常はこの高濃度不
純物層２１をアンチモンの熱拡散によって形成する。
また、この高濃度不純物層２１のシート抵抗を２０Ω／
口、表面濃度を１×１０加１１−とするのが好適である
。
口、表面濃度を１×１０加１１−とするのが好適である
。
一万、低濃度不純物層２２を形成する不純物として、リ
ン（Ｐ）のように比較的拡散定数の大きい不純物を使用
する。通常は、この低濃度不純物層２２をリンのイオン
インプランテーションによって形成する。たとえば、リ
ンを１００ ＫｅＶの打込みエネルギで、Ｉ Ｘ １０
１３ ｊａｎ号−のドーズ前で打ち込む。
ン（Ｐ）のように比較的拡散定数の大きい不純物を使用
する。通常は、この低濃度不純物層２２をリンのイオン
インプランテーションによって形成する。たとえば、リ
ンを１００ ＫｅＶの打込みエネルギで、Ｉ Ｘ １０
１３ ｊａｎ号−のドーズ前で打ち込む。
次に、これらＮ型の高濃度不純物層２１．低濃度不純物
層２２を含む半導体基板１の主表面上に第２図に示すよ
うにＮ型のエピタキシャル層３を形成する。
層２２を含む半導体基板１の主表面上に第２図に示すよ
うにＮ型のエピタキシャル層３を形成する。
このＮ型のエピタキシャル層３を、 １１８０℃前後
の温度で３〜４μｍ程度の厚さに形成し、抵抗率を２〜
４Ω−備としたリンドーグのエピタキシャル層とするの
が好適である。
の温度で３〜４μｍ程度の厚さに形成し、抵抗率を２〜
４Ω−備としたリンドーグのエピタキシャル層とするの
が好適である。
次に、比較的濃度の薄いＮ不純物層、すなわち、低濃度
不純物層２２の上方のエピタキシャル層３の表面部分と
、これら埋込層以外の上方のエピタキシャル層３０表面
部分に、ＰＭの低不純物濃度層、すなわち、Ｐ−不純物
層を形成し、この層４１述するウェル層とアイソレーシ
ョン層の拡散ソースとする。
不純物層２２の上方のエピタキシャル層３の表面部分と
、これら埋込層以外の上方のエピタキシャル層３０表面
部分に、ＰＭの低不純物濃度層、すなわち、Ｐ−不純物
層を形成し、この層４１述するウェル層とアイソレーシ
ョン層の拡散ソースとする。
このＰ−不純物層６は、たとえば、打込み量をＩＸ １
０１３ｆｆＡ／ａｄ 、打込みエネルギを１００ Ｋｅ
Ｖとして、イオン注入によりボロンをドーグする。この
Ｐ−不純物層の不純物濃度を低濃度としたのは、このド
ーズ量がｈチャンネル電界効果トランジスタのスレッシ
ョルド電圧を決定するので、むやみに高くすることがで
きないからである。
０１３ｆｆＡ／ａｄ 、打込みエネルギを１００ Ｋｅ
Ｖとして、イオン注入によりボロンをドーグする。この
Ｐ−不純物層の不純物濃度を低濃度としたのは、このド
ーズ量がｈチャンネル電界効果トランジスタのスレッシ
ョルド電圧を決定するので、むやみに高くすることがで
きないからである。
次に、このようにして得られたウェハを、たとえば、１
２００℃の温度で、約４時間にわたりアニールすること
により、第２図に示すような構造を得る。
２００℃の温度で、約４時間にわたりアニールすること
により、第２図に示すような構造を得る。
すなわち、Ｐ型の半導体基板１中に拡散されたｎウェル
層、すなわち低濃度不純物層２２の中に、Ｐ−ウェル層
６を形成するとともに、ｎ型埋込層以外の上方に形成さ
れたＰ型不純物をＰ型の半導体基板ＩＫ到達させてアイ
ソレーション層１ｏを形成する。
層、すなわち低濃度不純物層２２の中に、Ｐ−ウェル層
６を形成するとともに、ｎ型埋込層以外の上方に形成さ
れたＰ型不純物をＰ型の半導体基板ＩＫ到達させてアイ
ソレーション層１ｏを形成する。
このようにして得られた第２図に示すウェハのＡ −Ａ
’線の断面の不純物濃度分布状態を第４図に示す。この
第４図において縦軸に不純物濃度をプロットして示し、
横軸にエピタキシャル層３の表面から半導体基板１側へ
と測った距離をプロットして示しである。
’線の断面の不純物濃度分布状態を第４図に示す。この
第４図において縦軸に不純物濃度をプロットして示し、
横軸にエピタキシャル層３の表面から半導体基板１側へ
と測った距離をプロットして示しである。
この第４図において、■はＰ形の半導体基板１の不純物
濃度グロファイル、■はエピタキシャル層３の不純物濃
度プロファイル、■はＮ型の低濃度不純物層２２の不純
物濃度プロファイル、ｔＶはＰ″″″クエル純物濃度グ
ロファイルである。
濃度グロファイル、■はエピタキシャル層３の不純物濃
度プロファイル、■はＮ型の低濃度不純物層２２の不純
物濃度プロファイル、ｔＶはＰ″″″クエル純物濃度グ
ロファイルである。
この第４図かられかる通り、Ｎ型の低濃度不純物層２２
の存在により、３μｍ厚のエピタキシャル層３の中に接
合深さ４．５μｍのＰ−ウェル層６が、Ｐ型の半導体基
板１と電気的に独立して形成されている。
の存在により、３μｍ厚のエピタキシャル層３の中に接
合深さ４．５μｍのＰ−ウェル層６が、Ｐ型の半導体基
板１と電気的に独立して形成されている。
次に、第２図に示す構造のウェハの所定の個所に、バイ
ポーラトランジスタＴ１および電界効果トランジスタＴ
２を、既知の技術により、それぞれ作υ込み、第３図に
示すような半導体装置を得る。
ポーラトランジスタＴ１および電界効果トランジスタＴ
２を、既知の技術により、それぞれ作υ込み、第３図に
示すような半導体装置を得る。
なお、この第３図においては、−例として、電界効果ト
ランジスタｋＮＭＯ８型としたＢｉ−ＣＭＯＳ集積回路
を示しである。
ランジスタｋＮＭＯ８型としたＢｉ−ＣＭＯＳ集積回路
を示しである。
この第３図において、４，５．７〜９は第５図で示した
のと同様であり、４はベースとなるＰ型拡散層、５はエ
ミッタとなるＮ型拡散層、７はソース・ドレインとなる
高濃度Ｎ型層、８は絶縁膜、９はｆ−トとしての金属膜
である。
のと同様であり、４はベースとなるＰ型拡散層、５はエ
ミッタとなるＮ型拡散層、７はソース・ドレインとなる
高濃度Ｎ型層、８は絶縁膜、９はｆ−トとしての金属膜
である。
なお、この発明は上述した実施例にのみ限定されるもの
ではないこと明らかである。たとえば、上述したドープ
の方法、拡散方法あるいは拡散源は他の方法または拡散
源を用いてもよい。
ではないこと明らかである。たとえば、上述したドープ
の方法、拡散方法あるいは拡散源は他の方法または拡散
源を用いてもよい。
また、電界効果トランジスタとしては種々のタイプの電
界効果トランジスタとすることができる。
界効果トランジスタとすることができる。
さらに、半導体基板などに使用する半導体材料としては
シリコンとか、化合物半導体材料とか、その他の好適な
材料を使用できる。
シリコンとか、化合物半導体材料とか、その他の好適な
材料を使用できる。
また、第１導電型をｎ型とし、第２導電型をｐ型とする
こともできる。
こともできる。
（発明の効果）
以上詳細に説明したように、この発明によれば、埋込み
Ｎ型不純物層の中にＰ−ウェル層を形成するようにした
ので、薄いエピタキシャル層の中に電気的に独立したＰ
−ウェル層を形成できる。
Ｎ型不純物層の中にＰ−ウェル層を形成するようにした
ので、薄いエピタキシャル層の中に電気的に独立したＰ
−ウェル層を形成できる。
また、このとき、埋込みＮ型層を形成していない領域に
おいては、このＰ−ウェル層がＰ型基板に到達してアイ
ソレーション層となシホトリソ回数を増すことなく、薄
いエピタキシャル層による特性の良好なバイポーラトラ
ンジスタと、基板と電気的に独立したウェル層を有する
ＭＯＳを同一基板に混在したＢｉ−ＣＭＯＳ集積回路の
実現が可能となる。
おいては、このＰ−ウェル層がＰ型基板に到達してアイ
ソレーション層となシホトリソ回数を増すことなく、薄
いエピタキシャル層による特性の良好なバイポーラトラ
ンジスタと、基板と電気的に独立したウェル層を有する
ＭＯＳを同一基板に混在したＢｉ−ＣＭＯＳ集積回路の
実現が可能となる。
【図面の簡単な説明】
第１図ないし第３図はこの発明のＢｉ−ＣＭＯＳ半導体
装置の製造方法の一実施例の工程説明図、第４図は第２
図のＡ−Ａ’線によって切断したエピタキシャル層の表
面からの深さ方向に対する不純物濃度グロファイル、第
５図は従来のＢｉ−ＣＭＯＳ集積回路装置の断面図であ
る。 １・・・半導体基板、３・・・エピタキシャル層、４・
・・ｐ型拡散層、５・・・ｎ型拡散層、６・・・Ｐ−ウ
ェル層、７・・・高濃度Ｎ型層、８・・・絶縁膜、９・
・・金属層、１０・・・アイソレーション層、２１・・
・高濃度不純物層、２２・・・低濃度不純物層。 ニ ュ 玉 互 Ａ′ ４ζ苓Ｅ日目の製産 工手呈≦えＵ目 間第２図 ｆ発明の詳細な説明図 第３図 Ｏｒ ２ ３ ４ ５ ６ ７ ８
９ １０工し゛タヤシイル層ｊへ表面ｒう引泉ざ Ｃ
βｍ）オＺ図Ａ−Ａ′！Ｉ漿１ｈ面３イ千七寸別験千を
示す国策４図。
装置の製造方法の一実施例の工程説明図、第４図は第２
図のＡ−Ａ’線によって切断したエピタキシャル層の表
面からの深さ方向に対する不純物濃度グロファイル、第
５図は従来のＢｉ−ＣＭＯＳ集積回路装置の断面図であ
る。 １・・・半導体基板、３・・・エピタキシャル層、４・
・・ｐ型拡散層、５・・・ｎ型拡散層、６・・・Ｐ−ウ
ェル層、７・・・高濃度Ｎ型層、８・・・絶縁膜、９・
・・金属層、１０・・・アイソレーション層、２１・・
・高濃度不純物層、２２・・・低濃度不純物層。 ニ ュ 玉 互 Ａ′ ４ζ苓Ｅ日目の製産 工手呈≦えＵ目 間第２図 ｆ発明の詳細な説明図 第３図 Ｏｒ ２ ３ ４ ５ ６ ７ ８
９ １０工し゛タヤシイル層ｊへ表面ｒう引泉ざ Ｃ
βｍ）オＺ図Ａ−Ａ′！Ｉ漿１ｈ面３イ千七寸別験千を
示す国策４図。
Claims (1)
- 【特許請求の範囲】 （ａ）第１導電型の半導体基板の表面に第２導電型の高
濃度不純物層と第２導電型の低濃度不純物層を形成する
工程と、 （ｂ）上記高濃度不純物層と低濃度不純物層の領域を含
む上記半導体基板の全表面に第２導電型のエピタキシャ
ル層を形成する工程と、 （ｃ）上記低濃度不純物層の領域の上方の上記エピタキ
シャル層の表面に第１導電型の不純物を挿入して上記半
導体基板内に形成された上記低濃度不純物層内に第１導
電型の不純物層を上記半導体基板と電気的に独立した状
態で上記エピタキシャル層表面から形成する工程と、 よりなるＢｉ−ＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283012A JPS62143452A (ja) | 1985-12-18 | 1985-12-18 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283012A JPS62143452A (ja) | 1985-12-18 | 1985-12-18 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143452A true JPS62143452A (ja) | 1987-06-26 |
Family
ID=17660080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283012A Pending JPS62143452A (ja) | 1985-12-18 | 1985-12-18 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143452A (ja) |
-
1985
- 1985-12-18 JP JP60283012A patent/JPS62143452A/ja active Pending
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