JPS62143473A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特にソースドレイン拡散層
の横桟化に好適な超微細ＭＯ８型トランジスタに関する
。

更に本発明は半導体装置に係り、特に電流利得を減する
ことなくドレイン強電界を緩和し得る、したがって耐ホ
ットキャリア特性に優れた超微細ＭＯ８型電界効果トラ
ンジスタ（以降単にトランジスタと略記す）に関する。

〔発明の背景〕

半導体集積回路装置の跡高集積化に伴いその構成素子で
あるＭＯ８型電界効果トランジスタ（以降単にＭＯＳと
略記する）は微細化され、ソース・ドレイン拡散層の接
合深さも横桟化の傾向にある。浅い接合を構成する上で
問題となるのが配線材料であるアルミニウム（ＡＱ）と
シリコン（Ｓｉ）の共晶による接合つきぬけの不良発生
である。従来のＭＯＳに於ては第２図で示すごとく、ソ
ース電極１６及びドレイン電極１７をｎ＋ソース拡散層
１８及びｎ＋ドレイン拡散層１９と接続するコンタクト
孔を介してイオン打込みで深い接合を有するｎ十拡散層
２０．２１を形成し、ＡＱ−８ｉ共晶による接合つきぬ
けを防止している。

尚、第２図に於て１はＰ導電型シリコン基板、２はフィ
ルド酸化膜、１５は層間絶縁膜であり、ｎ−ソース拡散
層７１．及びドレイン拡散層８１はゲート電極４及びゲ
ート保護絶縁膜５をマスクにして形成している。３はゲ
ート絶縁膜である。

ソース及びドレインｎ十拡散層１８、及び１９はゲート
側壁絶縁膜６をマスクにして形成している。

第２図のごとき従来構造に於て、ＡＱ−５ｉ共晶による
接合つきぬけを防止する深い拡散層２ｏ、及び２１は通
常、層間絶縁膜１５の堆積とその所望箇所への開孔の後
、イオン打込み法を用いて形成している。したがって打
込みイオンの活性化の為に１０００℃前後の高温熱処理
工程がｎ−拡散層７１、及び８］−やｎ十拡散層１８、
及び１９の形成後に施される結果となる。したがってｎ
−拡散層７１．及び８１やｎ十拡散層１８、及び１９の
接合深さの横桟化を図る場合、上記の高温熱処理工程が
必要な限り一定値以上の横桟化は不可能となる。第２図
はソース・ドレイン拡散層が燐（Ｐ）。

又は硅素（Ａｓ）のｎ型不純物で構成される、いわゆる
ｎチャネルＭＯＳの場合であるが、拡散速度の速い硼素
（Ｂ）のごときＰ型不純物でソース・ドレイン拡散層が
構成される。いわゆるＰチャネルＭＯ８の場合、横桟化
は特に困難となる。深い接合を有するｎ十拡散Ｍ２０．
及び２１を形成する熱処理工程を低温化した場合、不純
物の活性化は多少逆行するが接合リーク等の他の不良が
発生し好ましくない。

ＡＱ−８ｉ共品による接合つきぬけを防止する他の手段
゛として、ソース・ドレイン拡散層上にタングステン（
Ｗ）やモリブデニウム（Ｍ　ｏ　）等のシリサイドを形
成し、層間絶縁膜の堆積と所望箇所への開孔の後間孔に
より霧出されたシリコン基板面をＷ膜に覆い、その後Ａ
ｆｌ配線工程を実施する方法も特開昭５９−２０５７５
９等に記載されている。

上記構造に於てＷ膜はＳｌ又はＡ　Ｏ，の拡散に対する
障壁の役割を有し接合つきぬけを防止する効果をもつ。

ソース・ドレイン拡散層上がシリサイド化された上記構
成は横桟化拡散層□上に於ても拡散層シート抵抗は十分
に低抵抗化されており超微細ＭＯＳとして極めて好まし
い。上記ソース・ドレイン拡散層のシリサイド化構潰、
二烹く−・’、１．／、寡のシリサイドによるシート抵
抗は６Ｂ至ＬＯΩ／ロ程度とシリサイド膜としては高抵
抗であり、かつ表面状態も凸凹が激しく、さらに微細化
されたＭＯＳに適用するには好ましくない。チタニウム
（Ｔ　ｉ　）のシリサイド膜はシート抵抗も２Ω／口程
度と高融点金属のシリサイド膜としては最も低抵抗であ
り、かつ表面状態も極めて平坦で超′＃、４ｉＲＭＯ５
のソース・ドレイン拡散層のシリサイド化に適用する上
で好ましい。しかし上記Ｔｉのシリサイド膜の適用にも
重大な問題が存在する。すなわち、電極をソース・ドレ
イン拡散層上のシリサイド膜に接続するために眉間絶縁
膜に開孔を施す時、層間絶縁層のエツチング速度とＴｉ
のシリサイド膜（以降ＴｉＳｉ膜と記すがＴｉとＳｉの
組成比は１：２に限定されるものではない）のエツチン
グ速度の間に大きな差がないため開孔部のＴｉＳｉ２膜
が除去されやすいことである。したがってｎ＋ソース・
ドレイン拡散層が５０国以下の極めて浅い場合に於ては
ｎ÷拡散層も同時に除去されＷ膜が直接ｎ−拡散層、又
はシリコン基板と接触する極端な場合も発生する。上記
のごとき場合、高抵抗非線型特性、又はショットも整流
特性を示し、良好な低抵抗オーミック特性を得ることが
できない。

トランジスタの微細化に基づくソース・トレイン拡散層
の横桟化は拡散層抵抗の増大をもたらす。

拡散層抵抗の増大による電流利得の低下を防ぐため超微
細トランジスタでは拡散層表面に高射点金属膜、又は金
属硅化物層（以下シリサイド層と称す。）をソース・ド
レイン拡散層と自己整合的に構成する手法が公知である
。さらにチャネル長が１μｍ以下のトランジスタに於て
は５ｖなる通常電源動作でもホットキャリア注入劣化等
が生じさせない為にソース・ドレイン間耐圧を十分に高
くするドレイン拡散層構造も本発明者らにより特開昭５
９−２０５７５９号として既に出願されており第８図の
ごとき構成となっている。第８図に於て、１はＰ導電型
シリコン基板、２は素子間分離用の厚いフィルド酸化膜
、３はゲート酸化膜で６０及び７０はゲート電極４とゲ
ート保護絶縁１！Ａ５の側壁に選択的に形成された第１
のゲート側壁絶縁膜である。８ｏ及び９０は各々低濃度
（ｎ−）拡散層で形成されたソース領域とドレイン領域
で、第１のゲート側壁絶縁膜６０及び７０を拡散マスク
として形成されている。ｎ−ソース拡散層８０、及びｎ
−ドレイン拡散層９０表面にはシリサイド層１２及び１
３が構成されており、各々ソース電極１７及びドレイン
電極１８どはバリアメタル層１５及び１Ｇを介して接続
されている。１４は層間絶縁膜である。第８図のごとき
公知のトランジスタに於て、ゲート電極４とシリサイド
層１２及び１３間を隔てるゲート側壁絶縁膜６０及び７
０はｎ−ソース拡散層８０及びｎ−ドレイン拡散層９０
の導入端としての役割を有している。超微細トランジス
タに於けるｎ−ドレイン拡散層の役割はドレイン強電界
を緩和するものであり、その不純物濃度及び接合深さ、
さらにはシリサイド層１３とゲート電ｔ４ｉ４間の間隔
等には所望回路硝酸に基づく最適条件が存在する。上記
のうち不純物濃度の最適条件はゲート側壁絶縁膜６０及
び７０と無関係に設定できるが接合深さはシリサイド層
１３とゲート電極４間間隔、すなわちゲート側壁絶縁膜
厚と独立に設定できない。特にシリサイド層１３とゲー
ト電極間間隔を所望値に設定した場合、接合深さは上記
設定値以上に設定しなければドレイン・ソ・一層間の導
通が保証されない。ゲート側壁絶縁膜６０及び７０とし
ては従来堆債絶縁膜、又はゲート電極４がシリコン薄膜
等で構成される場合その熱酸化膜で構成されていたが、
上記の各単一絶縁膜は所定膜厚以上なければ電気的にぜ
い弱でゲート電極４とシリサイド層１２又は１３間が短
絡する為所定厚さ以下には設定できなかった。一方、ゲ
ート側壁絶縁膜６０及び７０を厚く設定すれば必然的に
接合深さも深く設定せねばならないが、超微細トランジ
スタに於ては接合深さの増大はパンチスル耐圧を低下さ
せる欠点が生ずる。

〔発明の目的〕 本発明の目的は極性拡散層の極性性を維持し、かつ配線
工程に関連する接合破壊を解消しうる半導体装置を提供
することにある。特にソース・ドレイン拡散層上がシリ
サイド化された超微細ＭＯ８に於て、コンタクト孔の開
孔工程により損じられない構造を有する半導体装置を提
供することが主たる目的である。

本発明の目的はソース・ドレイン拡散層上に高融点金属
、又はそのシリサイド膜が構成された超微細トランジス
タに於て、ゲート電極と上記金属又はシリサイド層間の
短絡不良を生ずることなく。

かつソース・ドレイン接合深さをゲート側壁絶縁膜厚と
独立な所望深さに設定し、ソース・トレイン間耐圧を向
上と得る半導体装置に提供することにある。

〔発明の概要〕

本発明はシリサイド層直下に５０ｍｍ以下の極めて浅い
接合をシリサイド層からの析出効果を用いて６００℃以
下の低温で形成し得る新規現象を見出し、その超微細Ｍ
Ｏ８への適用を検討する過程で見出した問題点の解消に
関する。シリサイド層直下に０．】　乃至０．２　μｍ
以上の深さを有するＮ＋、又はＰ十拡散層を有する従来
の微、１１１ＩＭＯ８に於ては上記問題点は致命的不良
に至らない。尚、新析出現象に関しては本発明者の一人
により既出願の特願昭５８−２２６８４７号等に記して
あり、ここでの重複記載は省略する。

本発明に於てはＡｌｌ配線工程に先たつ層間絶縁膜への
コンタクト孔開孔時にド地シリサイド膜、及びその直下
の横桟接合が除去される１１を故を防止する為、シリサ
イド膜形成後１暦聞絶縁膜のエツチング材に対しては耐
性を有する良導電性膜、たとえばＷ膜を形成し、しかる
後層間絶縁膜の堆積とコンタクト孔の開孔を実行する。

上記構成に於ては層間絶縁膜への開孔工程で下地シリサ
イド膜が侵蝕されることはなく、又Ｗ等の膜の存在によ
りＡ１１ｌ−３ｉ共品による横桟接合の破壊も生じない
。さらに上記良導電性膜の形成は５００℃以下の低温で
実施できる為、接合深さへり影響も無視され、横桟接合
を維持することができる。

Ｗ膜等の加工による下地シリサイド膜の侵蝕、及び工程
数の増加に関しては下地シリサイド膜上にのみ選択的に
Ｗ膜等が堆積される条件の化学気相反応法を用いればい
ずれも解決でき寸法ずれに生ずく微開化上の問題点も生
じない。

本発明は第８図で示されるごとき従来トランジスタの問
題点に鑑み、ゲート側壁絶縁膜を二層以上の多層膜で構
成する。絶縁膜のピンホール発生は絶縁膜を形成する基
体の物質、及びその表面状態に極めて強く依存する。上
記の表面状珈は第１の絶縁膜の形成により改変されるた
め、第２及び第３層以降の絶縁膜形成に及ぼす基体表面
の影響は第１の絶縁膜形成のものと異なっている。した
がって、第２層目以降の絶縁膜に於るピンホールは、た
とえ発生する場合でも、第１の絶縁膜内のピンホール箇
所に発生する。したがってゲート側壁絶縁膜の多層構造
化によりゲート電極とソースシリサイド層又はドレイン
シリサイド層間の短絡が格段に低減される。

ゲート側壁絶縁膜の多層化により、各絶縁膜層に種々の
役割を分担させることができる。すなわち、第１層目の
ゲート側壁絶縁膜端をソース・ドレイン拡散層形成のマ
スクとして用い、第２層目のゲート側壁絶縁膜の形成後
ソース・ドレインのシリサイド層を形成する手法を用い
ればゲート側壁絶縁膜厚よりも浅い接合を有するソース
・ドレイン拡散層を形成することができる。したがって
ゲート側壁絶縁膜厚と関係なく接合深さの最適条件を設
定でき、パンチスルー耐圧の低下を招くことなく超微細
トランジスタを実現できる。

〔発明の実施例〕

以下、本発明の実施例を図面をもって説明する。

図面は説明の都合上１局部が拡大して示されているので
注意を要する。

実施例１ 第３図乃至第５図は本発明の第１の実施例を製造工程順
に示した断面図である。

Ｐ導電型、抵抗率１０Ω−ロのシリコン基板１に公知の
素子分離技術を用いて０．８　μｍ厚のフィルド酸化膜
２を形成してから活性領域上のシリコン基板１表面を露
出させる。この状態より熱酸化法により厚さ１５ａｍの
清浄なシリコン酸化膜をシリコン基板表面に形成し、ゲ
ート絶縁膜３を構成した。続いて、厚さ３５０ｏｎのシ
リコン薄膜を化学気相反応で堆積した後、ＰＯＣＱ　ｓ
を拡散源とする熱拡散法により上記シリコン薄膜を低抵
抗化した。上記熱拡散によりシリコン薄膜上に形成され
た高濃度に燐を含有する燐硅酸ガラスを沸騰水容液で除
去した後、わずかに燐が添加された燐珪酸ガラスを０．
２　μｍの厚さに堆積した。次に上記シリコン薄膜、及
び燐硅酸ガラス膜を同一マスクで加工し、ゲート電極４
、及びゲート保護絶ａ′膜５を形成した。加工後のゲー
ト電極長は０．８　μｍであった。次にテトラエトキシ
シラン（Ｓｉ（Ｃｘ　Ｈ３０）４　）による化学気相反
応により０．３　ｐｍ厚のシリコン酸化膜を全面に堆積
させた後、公知のスパッタエツチング法によりシリコン
基板１表面と垂直方向にのみエツチングを進行させる異
方性エツチングを施し、平坦部のシリコン酸化膜を除去
してゲート電極４、及びゲート保護絶縁膜５の側壁部に
のみ選択的に残置させ、ゲート側壁絶縁膜６を形成した
。この−状態により、加速エネルギ３０ＫｅＶなる条件
でＰイオンのイオン注入とその後の９５０℃なる熱処理
により打込みイオンの活性化を行いｎ−ソース拡散層７
とｎ−ドレイン拡散層８を形成した。尚、上記工程に於
てイオン打込み量と熱処理時間はｎ−拡散層７及び８の
接合深さが０．２５　μｍ、表面不純物濃度が３×１０
”ａｍ−”となるごとく設定した。次にｎ−ソース拡散
層７、及びｎ−ドレイン拡散層８上に残置しているシリ
コン酸化膜を除去し、再びシリコン基板１表面を露出さ
せた。続いて１００ｎｙｎ厚のＴｉ膜２２を真空蒸着法
により全面に被着させた。

次にＴｉ膜内で阻止されるエネルギ条件６゜ＫｅＶでｌ
　Ｘ　１０１Ｂｄｅｌ−”のＰイオンをイオン打込した
（第３図）。

Ｐイオンのイオン打込みの後、Ｎ２雰囲気、６５℃なる
条件の熱処理を行いＴｉ膜２２とシリコン基板１が接触
する領域でＴｉ５ｉｚ　９、及び１０を形成した。Ｔｉ
５ｉｚ膜の膜厚は７０！ｌ１１１であった。

上記のシリサイド形成熱処理に於て、Ｔｉ膜２２内に注
入されていた高濃度のＰイオンの一部はＴｉ５ｉｚ膜形
成時にＴｉ５ｉｚ膜９、及び１０直下に高濃度に、かつ
５０ｍ以下の横桟に析出しｎ中層１１及び１２が形成さ
れる。Ｔｉ５ｉｚ膜９、及び１０の形成後、未反応のＴ
ｉ膜を過酸化水素水とアンモニア水の混合水溶液で除去
するとシリコン酸化膜や燐硅酸ガラス上のＴｉ膜はシリ
サイド化されておらず容易に除去されｎ−拡散層７及び
８上にのみ選択的にＴｉＳｉ２．膜９，１０が残置され
た（第４図）。

第４図の状態よりスパッタリング法により０．２μｍな
る厚さにＴｉＷ膜全面に被着させた後、Ｔｉ５ｉｚ膜９
及び１０上を覆うごとき構成で写真蝕刻により選択的に
拡散阻止膜１３１及び１４１を形成した。次に燐がわず
かに添加されたシリコン酸化膜による０、６　μｍ厚の
層間絶縁膜１５を堆積し、所望部への開孔を施した。し
かる後Ｓｉが添加されたＡＱ膜を全面に蒸着し、ソース
電極１６、ドレイン電極１７を含む所望の電極及び配線
を所望の回路構成に従ってＡＱ膜の蝕刻により形成した
（第５図）。

上記の製造工程を経て作製された半導体装置に於てはソ
ース・ドレイン拡散層上へのコンタクト孔開孔時にＴＬ
Ｓｉｚ膜９及び１０が侵蝕される不良はまったく発生せ
ず横桟のｎ中層１１及び１２も何の障害も発生しなかっ
た。すなわち上記製造工程に於て、比較の為に拡散阻止
膜１３１及び１４１を用いなかった半導体装置の接合電
気特性に高接触抵抗特性が同一ウェーハ内に於ても多発
し、特性にばらつきが生じた事実より考えれば画期的な
改善が図られたことを示している。尚、本実施例に於て
、層間絶縁膜１５の所望箇所への開孔はＣＦ４　をソー
スとするドライエツチング法によったが上記エツチング
に対し、Ｔｉ膜膜による拡散阻止膜１３．１及び１４１
の侵蝕はほとんど無視できるほどわずかである。

実施例２ 第１図は本発明の第２の実施例を示す図である。

前記第１の実施例における第４図の状態より水素雰囲気
の六弗化タングステン（ＷＦｅ）を用い反応温度３５０
℃、圧力Ｉ　Ｔｏｒｒの横型反応炉を用いて２００＋＋
ａ厚のＷ膜１３及び１４を堆積させた。

上記の堆積条件ではＷ膜１３及び１４はＴｉ５ｉｚ膜９
及び１０上にのみ選択的に堆積され、シリコン酸化膜で
構成されるフィルド酸化膜２、ゲート保護絶縁膜５等の
上には形成されない。尚、上記の堆積は１０Ｉ／分の堆
積速度条件にて実施した６Ｗ膜１３及び１４の選択堆積
の後、前記第１の実施例に従い層間絶縁膜１５の形成と
所望箇所への開孔、及びＡｎ蒸着膜の加工によるソース
電極１６、ドレイン電極１７を含む電極と配線を所望の
回路構成に従って形成した。

上記の製造工程を経て製造された半導体装置に於てはＴ
ｉ５ｉｚ膜９，１０と自己整合的に拡散阻止膜であるＷ
膜１３及び１４が形成されるので前記実施例１の場合の
ごとく拡散阻止膜を加工形成する必要がない、したがっ
て良導電性の拡散阻止膜の加工ずれによるソース・ドレ
イン間短絡等の歩留り低下を防止でき、かつ工程数も前
記第１の実施例にくらべて低減できた。本実施例に基づ
いて形成されたＷ膜１３及び１４はＣＦ４によるドライ
エツチングでは、まったく侵蝕されず、したがって層間
絶縁膜１５の開孔に対しても何ら影響されなかった。さ
らにＷ膜１３及び１４はソースな極１６及びドレイン電
極１７を構成するＡＱの拡散に対しても十分な拡散阻止
効果を示し、ソース電極１６及びドレイン電極１７の形
成後に於け３４５０℃、１時間なる水素雰囲気中熱処理
に対しても接合つきぬけ等の接合不良に関する不良はま
ったくみられず良好な電気特性が得られた。

実施例３ 第６図は本発明の第３の実施例を示す図である。

前記第２の実施例を於て、ゲート側壁絶縁膜６形成後ソ
ース・ドレイン拡散層形成予定領域上の酵い酸化膜を除
去し、本発明者の１人らより先に出願されている特願昭
５８−７６１１９号に記載されてい方法等を用い選択的
に多結晶又は非晶質のシリコン薄膜２３及び２４を形成
した。しかる後、前記第２又は第１．の実施例に従って
ｎ−拡散層の形成の為のイオン打込みと活性化の熱処理
を施し、ｎ−ソース拡散！４７及びｎ−ドレイン拡散層
８を形成した。尚上記のシリコン′ｕＩＩＩ２３及び２
４の形成は前記各実施例における３ｎ−ソース拡散層７
及びｎ−ドレイン拡散層８の形成後に実施し、しかる後
シリコン薄膜２３及び２４内に再度ｎ−イオン打込み工
程とその活性化熱処理を実施してもよい、ｎ−イオン打
込みとその後の活性化熱処理の後、前記第２の実施例に
従ってＴｉ５Ｊ　ｘ膜９１及び１．０１．ｎ＋析出層１
１１及び１２１．Ｗの選択堆積による拡散阻止膜１３２
、及び１４２の形成等を逐次実施し半導体装置を製造し
た。

上記の製造工程を経て製造された半導体装置に於ては前
記第２の実施例に基づく半導体装置と同様にＷによる拡
散阻止膜１３２、及び１４２は層間絶９１１！１５の加
工の影響を完全に除去し、かつＡｆｌのつき抜けに対す
る効果にもまったく問題がなかった。特に実施例に基づ
く半導体装置に於ては特願昭５８−７６１１９号に記載
された特性、すなわち前記第２の実施例に基づく半導体
装置に比べより優れた耐圧特性、を接合不良等の不良を
生ずることなく歩留りよく得ることができた。

実施例４ 第９図乃至第１１図及び第７図は本発明の第４の実施例
を製造工程順に示した断面図である。

Ｐ導電型、抵抗率１０Ω−■のシリコン基板１に公知の
素子分離技術を用いて０．８　μｍ厚のフィルド酸化膜
２を形成してから活性領域上のシリコン基板１表面を露
出させる。この状態より熱酸化法により厚さ１５ｍｍの
清浄なシリコン酸化膜をシリコン基板表面に形成し、ゲ
ート絶縁膜３を構成した。続いて厚さ３５０ｍのシリコ
ン薄膜を化学気相反応で堆積した後ＰＯＣＱ　ｓを拡散
源とする熱拡散法により上記シリコン薄膜を低抵抗化し
た。

上記拡散によりシリコン薄膜上に形成される硅燐酸ガラ
スを希沸酸水容液で除去し、わずかに燐が添加された硅
燐酸ガラスを０．２　　μｍの厚さに改めて堆積した。

次に上記シリコン薄膜及び硅燐酸ガラス膜を同一マスク
で加工し、ゲート電極４及びゲート保護絶縁膜５を形成
した。次にテトラエトキシシラン（Ｓｉ　ＣＣｘＨδ○
）４）による化学気相反応により０．１５　μｍ厚の゛
シリコン酸化膜を全面に堆積させ、公知のスパッタエツ
チング法によりシリコン基板１表面と垂直方向にだけエ
ツチングを進行させる異方性エツチングを施し、平坦部
のシリコン酸化膜を除去してゲート電極４及びゲート保
護絶縁膜５の側壁部にだけ選択的に残置させ、第１のゲ
ート側壁絶縁膜６及び７を形成した。この状態より、加
速エネルギ３０ＫｅＶの条件で燐（Ｐ）イオンのイオン
注入とその後の９５０’Ｃなる温度での熱処理により打
込みイオンの活性化を行いｎ−ソース拡散層８とｎ−ド
レイン拡散層９を形成した。上記工程に於て、イオン打
込み量と熱処理時間はｎ−拡散層８及び９の接合深さが
０．１５　μｍ、表面不純物濃度が３ＸＩＱ”ａｅ−”
に最終的になるごとく設定した（第９図）。

この状態より再び５ｉ（ＣｚＨ５０）４による化学相反
路を施し、０．１５　μｍ厚の第２のシリコン酸化膜を
堆積した。その後、再びスパッタエツチングにより上記
第１のゲート側壁絶縁膜６及び７の側面部にのみ第２の
シリコン酸化膜を選択的に残置させ第２のゲート側壁絶
縁膜１０及び１１を形成した。この状態によりｎ−ソー
ス拡散層８及びｎ−ドレイン拡散層９上に残置されてい
るシリコン酸化膜３を除去してシリコン基板１表面を選
択的に露出させた。続いて１００ｍｍ厚のチタニウム（
φｉ）膜１２３をスパッタリング法により全面的に被着
させた後、Ｔｉ膜１２３内で阻止されるエネルギ条件１
，６０ＫｅＶで１×１０１８画一２のイオンをイオン注
入した（第１０図）。

Ｐイオン注入の後、Ｎ２雰囲気、６５０℃なる条件の熱
処理を行い、Ｔｉ膜１２３とシリコン基板１が接触する
領域でチタンシリサイド（以降Ｔｉ５ｉｚと記すがＴｉ
とＳｉの比は１：２である必要はない）層１２及び１３
を形成した。Ｔｉ５ｉｚ層の厚さは７０ｍｍであった。

上記のシリサイド層形成熱処理に於て、Ｔｉ膜１２３内
に注入されていた高濃度のＰイオンの一部はＴｊ、Ｓｉ
ｚ層形成時にＴｉ５ｉｚ　Ｍｌ　２及び１３直下に高濃
度でかつ５０ｍｍ以下の極性で析出し、ｎ中層が形成さ
れる。上記のｎ中層はｎ−ソース拡散層８及びｎ−ドレ
イン拡散層９とＴｉ５ｉｚ層１２及び１３間で良好なオ
ーミック接触を可能とするものである。　Ｔｉ５ｉｚ層
１２及び１３の形成後、未反応のＴｉ膜を過酸化水素水
とアンモニア水の混合水溶液で除去するとシリコン酸化
膜や珪燐酸ガラス上のＴｉ膜はシリサイド化されておら
ず容易に除去され、ｎ−拡散層１２及び１３上にのみＴ
ｉ５ｉｚ層１２及び１３が残置された（第１１図）。

第１１図の状態より燐がわずかに添加されたシリコン酸
化膜を０．６　　μｍ厚堆積し、層間絶縁膜１４を構成
し、その所望箇所への開孔を施した。

上記開孔工程に用いたフォトレジスト膜を残置したまま
約０．２　　μｍのＴｉ膜膜を被着させた。この状態で
上記フォトレジスト膜を除去すると開孔部以外のＴｉ膜
膜も同時に除去され、ＴｉＷ膜１５及び１６は開孔部に
のみ選択的に残置された。

しかる後、ＡＱ膜を全面に蒸着し、上記ＡＱ膜を所望の
回路構成にしたがって蝕刻してソース電極１７及びドレ
イン電極１８を含む電極と配線を形成した（第７図）。

上記の製造工程を終で製造されたトランジスタに於ては
０．３　　μｍと同一膜厚を有し、単層で構成されるゲ
ート側壁絶縁膜を有する第８図で示されるごとき従来公
知のトランジスタに比してゲート電極とソース、又はド
レイン・シリサイド層間の短絡不良が飛躍的に改善され
た。すなわち、後者における短絡不良は主にウェーハ周
辺部に集中し、測定素子１４８ケ中２１ケ見出されたの
に対し、本実施例に基づくトランジスタに於ては同数個
の測定に於て、短絡不良はわずか３ケしか見出されなか
った。

さらにソース・ドレイン拡散層上がシリサイド化された
本実施例に基づくトランジスタに於ては、ｎ−ソース拡
散層上及びｎ−ドレイン拡散層９の接合深さをゲート側
壁絶縁厚と独立に設定でき、０．１５　μｍと浅く構成
することができた。第２図で示され、本実施例と同一の
ゲート側壁絶縁膜厚、０．３　　μｍ、を有する従来ト
ランジスタに於いては上記の接合深さは、０．３　μｍ
であり、本実施例の倍の深さであった。両者のソース・
ドレイン間耐圧を測定したところ前者の耐圧は後者より
約１．５　ｖ高く、９．５　ｖなる高耐圧値が得られた
。両者の耐圧の制限要因につき２次元数値解析法による
計算機解析を行った結果、後者、すなわち従来構造素子
の側圧はソース・ドレイン間のパンチスルー現象に基づ
くものであり、前者は雪崩降服によることが推定された
。上記解析より。

本実施例に基づけばソース・ドレイン接合深さをゲート
側壁絶縁膜ｊりと独立に浅くすることができ、パンチス
ルー低圧を高めることができた。

本実施例に於ては説明の都合上、第１のゲート側壁絶縁
膜６及び７とゲート保護絶縁膜５を別工程で構成する例
について説明したが、ゲート電極４の加工後、低温湿式
酸化法等を用いて高濃度に不純物が注入されているゲー
ト電極４上し及び側壁部に選択的に厚い酸化膜を形成し
、同時にゲート保護絶縁膜５と第１のゲート側壁絶縁膜
６及び７を形成してもよい。すなわち、第１のゲート側
壁絶縁膜６及び７は熱酸化膜で、第２のゲート側壁絶縁
膜１０及び１１は堆積膜で構成しても何ら問題がない。

〔発明の効果〕

本発明によれば超微細半導体装置を層間絶縁膜の加工条
件のバラツキにまったく影響されず、かつＡＱのつき抜
は不良も完全に防止できる効果がある。さらに本発明に
よれば拡散阻止膜を４００℃以下の低温で、かつソース
・ドレイン領域と自己整合的に構成できるので極性ソー
ス・ドレイン接合を保持し、かつソース・ドレイン間短
絡等の不良も生ずることなく高耐圧・高利得の超微細半
導体装置を実現できる効果を有する。

尚、以上の説明において、半導体基体なる記載を行った
が、上記は説明の簡略化の為のものであり、半導体基板
上のエビキタシャル層や半導体基板内に深く形成された
いわゆるウェル拡散層も上記の半導体基板と同様に考え
、本発明を適用することができる。

本発明の各実施例に於て、シリサイド層としてチタンシ
リサイドを用いる例につき記載したが上記のシリサイド
層は他の金属シリサイド、例えばＷ、Ｐｔ、Ｐｄ、Ｔａ
、Ｃｒ、Ｇｏ、Ｎｂ、Ｈｆ。

Ｎｉ、Ｚｒ等の高融点金属、又は遷移金属のシリサイド
で温換えても何らさしつかえない。さらにｎ−ソース・
拡散層、及びｎ−ドレイン拡散層は高濃度のｎ＋ソース
拡散層及びｎ＋ドレイン拡散層で置換えられても何らさ
しつかえないし、いわゆるＬｉｇｈｔｌｙ　Ｄｏｐａｄ
＋　Ｄｒａｉｎ（Ｌ　Ｄ　Ｄ　）構造、及び二重ドレイ
ン構造と称されるドレイン拡散層構造にも適用できるこ
とは自明である。また各実施例に於てはソース・ドレイ
ン拡散層をｎ導電型で構成するいわゆるｎチャネル型構
成について説明したが上記はｐ−、ｐ÷型のソース・ド
レイン拡散層を有するいわゆるＰチャネル型構成に対し
ても本発明が有効であることは明らかである。したがっ
て本発明は相補型ＭＯ８電界効果トランジスタや、トラ
ンジスタが同一基板上に多数構成されている半導体集積
回路装置にも適用されることは言うまでもない。

尚、拡散阻止膜の例として前記各実施例に於てはＴｉＷ
、Ｗ膜の場合について示したが他にＴｉＮ、Ｔｉ、Ｔａ
、又はＴａ膜のごと＜ＡＱの拡散を阻止し、層間絶縁膜
の加工時に影響されない良導電性薄膜であればよい。

更に、本発明によればゲート電極とソース・ドレイン拡
散層上シリサイド層間のピンホール密度を飛躍的に低減
できるのでトランジスタの各端子間短絡不良を格段に解
消することができる。さらに本発明によればソース・ド
レイン拡散層を第１のゲート側壁絶縁膜端から導入する
ため累計されたゲート側壁絶縁膜の膜厚と無関係に浅い
接合を有するソース・ドレイン接合を構成でき、パンチ
スルー現象によるソース・ドレイン間耐圧を向上できる
効果がある。

尚、特許請求の範囲に於て、第１の絶縁膜、第２の絶縁
膜、さらには第３の絶縁膜なる表現を用いたが、これら
はいずれも単層絶縁膜に限定される必要はなく、いずれ
の絶縁膜も多層重合せ絶縁で構成されていても本発明の
精神を逸脱しない。

さらに本発明は本発明者らにより先に特願昭５８−７６
１１９号として先に出願されたごとき半導体装置、すな
わち、ソース・ドレイン領域が半導体基板上に積上げら
れた構造、又はゲート電極が半導体基板表面下に埋込ま
れた構造に対しても適用できることは明らかである。

さらに本発明の実施例に於ては説明の都合上、Ｐ型基板
内にｎ型ソース・ドレイン拡散層を有するいわゆるｎチ
ャネル型トランジスタにつき説明したが、ｎ型基板、又
はｎ型ウェル領域内にＰ型のソース・ドレイン領域を有
するいわゆるＰチャネルのＭＯ８型電界効果トランジス
タ、さらにはｐ及びｎチャネルのＭＯ９Ｏ９型電界効果
トランジスタ一基板内に構成されている相補型ＭＯｓｇ
界効果トランジスタ、及び同一半導体基板内に多数個の
トランジスタが構成されている半導体集積回路装置にも
適用できることは明らかである。

尚５本発明の実施例に於て、説明の都合上シリサイド層
１２及び１３としてチタンシリサイドの場合につき説明
したが上記はチタンシリサイドに限定される必要はなく
、Ｗ、Ｍｏ、Ｔａ、Ｐｄ。

Ｐｔ、Ｃｒ、Ｇｏ、Ｎｉ、Ｚｒ、Ｎｂ、Ｈｆ等の高融点
金属、又は遷移金属のシリサイド、さらには上記金属自
体で置換えても何らさしつかえない。

【図面の簡単な説明】

第１図は本発明の第２の実施例を示す断面図で本発明の
代表例である。第２図は従来の半導体装置の断面を示す
図、第３図乃至第５図は本発明の第１の実施例を工程順
に示す断面図、第６図は本発明の第３の実施例を示す断
面図、第７図は本発明の実施例を示す断面図、第８図は
従来公知の半導体装置を示す断面図、第９図乃至第１１
図は本発明の実施例を製造工程順に示す断面図である。 ］、・・・基板、２・・・絶縁膜、３・・・ゲート絶縁
膜、４・・・１１因 Ｖ３図 茅４図 、ダ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と反対導電型を有する拡散層と、該拡散
   層上の少なくとも一部を覆うごとく構成された金属硅化
   物層と、該金属硅化物層を覆うごとく構成された絶縁膜
   を有する半導体装置に於て、該絶縁膜のエッチング材に
   対する該金属硅化膜のエッチング速度より遅いエッチン
   グ速度特性を有する導電膜を介して該絶縁膜は該金属硅
   化物層上に構成されることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置に於て、該
   導電膜は該金属硅化物層と自己整合の関係で構成されて
   いることを特徴とする半導体装置。 ３、半導体基板と反対導電型を有する第１及び第２の拡
   散層の一部が第１の絶縁膜を介してゲート電極により覆
   れ、該ゲート電極の側壁には第２の絶縁膜が構成された
   半導体装置に於て、該拡散層は該第２の絶縁膜端により
   導入され、該拡散層上には該第２の絶縁膜に隣接して設
   けられた第３の絶縁膜と、該第３の絶縁膜に隣接して金
   属硅化物層が設けられていることを特徴とする半導体装
   置。